通过用于3d集成电路的衬底背部连结件的闩锁抑制和衬底噪声耦合降低的制作方法
【技术领域】
[0001] 本发明设及3D集成电路，并且更特别地设及用于抑制円锁（latch-up)和噪声禪 合的结构与方法。
【背景技术】
[000引典型的CMOS电路包括布置成形成平面或多栅极MOS晶体管的N型区域和P型区 域。彼此相邻的相反传导性类型的区域典型地形成寄生pn结和双极型晶体管结构。虽然通 常是反向偏置，但也可能发生该些结构变成正向偏置的状况。当发生该情况时，正反馈回路 接着发生，该提供了从正供应电压到接地的低电阻电流路径，由此干扰了电路的正常运转， 并且在严重的情况下，通过热损伤而将巧片毁坏。
[0003] 图1是示出了包括与NM0S晶体管112相邻的PM0S晶体管110的典型CMOS布置 的示意图。该样的接近在CMOS器件中是常见的。PM0S晶体管110包括由沟道区域120横 向地分开的两个重渗杂P+扩散区域116和118。栅极堆叠122覆盖在沟道区域120上。两 个P+扩散区域116和118形成在N阱124的内部，该N阱124自身是形成在轻渗杂P-衬 底114内部的N渗杂区域。也形成在N阱124内的是重渗杂化扩散125,也称作阱连结件 (welltie)或接触焊盘（contactpad),用于将N阱124连接至VDD。
[0004] NM0S晶体管112包括由沟道区域130横向地分开的两个重渗杂化型扩散区域126 和128。栅极堆叠132覆盖在沟道区域130上。两个化扩散区域126和128直接形成在 P-衬底114中。与化扩散区域126和128中的一个紧密接近地也形成在衬底中的是重渗 杂P+扩散区域135,也称作衬底连结件或接触焊盘，用于将P-衬底114连接至接地。
[0005] 其它CMOS布置也是常见的，包括也包括了NM0S晶体管112形成于其中的轻渗杂 P-阱的那些。图1的布置是用于说明闭锁问题，但应该理解的是很多其它布置也遭遇同样 的问题。
[0006] 叠加在图1的CMOS图上的是示意性地图示了由CMOS布置形成的各种PN结所形 成的双极型晶体管的电路。特别地，PNP晶体管Q1由充当发射极E1的P+扩散116或118 中的一个、充当基极B1的N阱124和充当集电极C1的P-衬底114形成。同时，N阱124充 当NPN晶体管Q2的集电极C2,利用P-衬底114充当基极B2,并且利用化区域126或128 中的一个充当集电极E2。PNP晶体管Q1的基极B1被连接至NPN晶体管Q2的集电极C2,并 且NPN晶体管Q2的基极被连接至PNP晶体管Q1的集电极C1。晶体管Q1的基极B1通过N 阱124的电阻Rw被连接至化扩散125,并且晶体管Q2的基极B2通过衬底电阻Rs被连接 至P+扩散135。
[0007] 图2是重新布置W竖直示出的图1的示意性电路图。可W看出，只要两个双极型晶 体管Q1和Q2不是正向偏置，电流就不会流过电路。然而，若干状况都可W触发闭锁，包括 噪声，其有时可能在晶体管中的一个的基极处感应出充分的电流，时间长到足W使其它晶 体管正向偏置，由此起动反馈回路。数个技术已经被设想用于降低或消除闭锁敏感性，在沃 尔夫发表的用于化SI时代的娃处理的第II卷工艺集成第400页至419页（1990)(Silicon ProcessingfortheVLSIE；ra,Vol.II,ProcessIntegration,PP. 400-419(1990))中讨论 了其中的一些，该文章通过引用合并于此。
[000引用于降低或消除闭锁敏感性的一个常见技术是将衬底的背侧连接至接地。参见图 1，如果衬底连结件135也被连接至接地，则可W看出，该技术提供了与衬底电阻Rs并联的 低电阻电流路径，有效地使其短路。NPN晶体管Q2的基极B2因此被有效地连接至其发射极 E2并且晶体管不能导通。
[0009] 图3(由图3A和图3B构成）图示了在典型引线框架封装中Rs的短路通常是如何 实现的。图3A是示出裸片310的封装的截面图，并且图3B是图3A的结构的角部322的放 大俯视图。如图3A所示，裸片310在其背侧利用导电裸片附接粘合剂312被附接至金属引 线框架焊盘314。引线框架还包括穿过环氧树脂模制封装材料318延伸出去的用于外部电 连接的若干金属引线316。引线316中的一些（例如引线316A)被连接至引线框架焊盘314 W使封装的外部接地，并由此将裸片310的背侧连接至接地。引线316中的其它引线被连 接至巧片的顶侧上的各种I/O和功率焊盘（图3B中的324)。另外，图3B还图示了键合焊 盘324中的一些（例如324A)被利用相应的键合接线320A直接连接（"向下键合"）至引 线框架焊盘314。该些键合焊盘324A形成在诸如135等的重渗杂P+接触焊盘（图1)上 并且与其连接。因为如之前所述裸片的背侧通过传导性裸片附接材料312也被连接至引线 框架焊盘314,所W可W看出，形成了将P+接触焊盘135电连接至衬底裸片310的背侧的 非常低的电阻传导性路径，由此使衬底电阻Rs短路（图1)。在Rs短路的状态下，流过PNP 晶体管Q1的瞬态电流可W将NPN晶体管Q2上的基极-集电极电压充分增加W使其导通的 情况变得不太可能。结果，闭锁状况的可能性不大。
[0010] 近年来，随着集成电路密度的增加，制造商已开始开发在彼此的顶部上堆叠两个 或更多裸片的封装结构。来自一个巧片的顶表面的信号和电源线被利用娃通孔（TSV)穿过 巧片的本体到达下方的巧片。TSV是从顶侧表面至背侧表面穿过巧片全程延伸的传导性立 柱，在此其可W将穿过金属的凸块接触化umpcontact)连接至在下方相邻的巧片的顶侧表 面上的导体。TSV中的导体典型地是铜或诸如TiW等的另一金属，并且典型地通过电介质或 其它阻挡材料沿着其整个长度与衬底隔离。在顶侧上，普通的金属互连将TSV导体的顶端 连接至电路部件。巧片的背侧表面被用诸如氧化物等的绝缘体涂敷，并且打开通孔W使TSV 导体的底端暴露。一层或多层的金属互连（称作RDL(再分布层）导体）形成在背侧W使 来自TSV导体的底端的信号和功率电性地路由至用于与下方相邻的巧片上的适当的凸块 接触匹配所需的位置。堆叠中的底部巧片通常通过在背侧上连接至球栅阵列炬GA)的TSV 而被连接至外部电路。巧片的整体堆叠在本文中有时被称作=维集成电路（3DIC)。
[0011] 3DIC技术带来了针对用于抑制闭锁的已知技术的若干问题。首先，因为在制造非 常深的TSV时的困难，所W3DIC中使用的巧片衬底典型地从背侧开始被显著地减薄至仅大 约50微米的厚度。参见图1，可W看出更薄的衬底使通过衬底到P+衬底接触焊盘135的电 流路径显著地变窄，由此明显地增加了衬底电阻Rs。此外，向下键合不再可用于使该电路路 径短路，因为衬底背侧未通过裸片附接粘合剂被连接至下方相邻的引线框架焊盘。因此Rs 未被短路，并且円锁状况的可能性明显地较高。其次，在3DIC中，对于TSV而言常见的是用 于将通过特定巧片的功率和信号从下方相邻的巧片运载至上方相邻的巧片并且反之亦然， 而不是必须连接至它们之间堆叠的一个巧片或多个巧片。该在例如一些巧片被设计成WIV操作而上方和下方的巧片W3. 3V操作时常见。在该情况下，TSV可能运载3. 3V信号通过 IV巧片，该可W容易地由电容性禪合感应出充分的电流W触发更敏感的IV巧片中的円锁。
[0012] 于是，出现了创建用于解决3D集成电路中円锁敏感性问题的稳健的解决方案的 机会。可W产生更好的巧片产量W及更密集并且功率更大的电路、部件和系统。
【发明内容】
[0013] 粗略描述，一种集成电路器件具有完全穿过衬底延伸的导体，其在一端被连接至 衬底顶侧表面并且在另一端被连接至衬底背侧表面。在各种实施例中，该导体与衬底的背 侧上的所有RDL导体绝缘，和/或与3D集成电路结构中的任何下方相邻的巧片上的所有导 体和器件特征绝缘。
[0014] 提供了本发明的W上概述W便提供对本发明的一些方面的基本理解。该概述不旨 在标识本发明的关键或决定性元素或者不旨在勾画出本发明的范围。其唯一目的是W简化 的形式呈现出本发明的一些概念，作为后面呈现的更详细的描述的前序。本发明的特定方 面被描述在权利要求、说明书和附图中。
【附图说明】
[0015] 将相对于本发明的具体实施例对本发明进行描述，并且将对附图进行参考，其 中：
[0016] 图1是W截面示出了典型CMOS结构的示意图。双极型寄生晶体管电路被叠加在 截面上。
[0017] 图2是重新布置W竖直地示出的图1的双极型电路的示意电路图。
[001引 图3由图3A和图3B构成。
[0019] 图3A是示出裸片的封装的截面图。
[0020] 图3B是图3A的结构中的角部322的放大俯视图。
[0021] 图4是图示了并入本发明的多个方面的3D集成电路结构的有关特征的截面图。
[0022] 图5(由图5A至图5