具有强化的晶片接合的集成电路堆叠的制作方法

具有强化的晶片接合的集成电路堆叠的制作方法
【专利摘要】本申请案涉及具有强化的晶片接合的集成电路堆叠。一种集成电路系统包含第一装置晶片及第二装置晶片。晶片接合区域安置在所述第一装置晶片的第一电介质层的前侧与所述第二装置晶片的第二电介质层的前侧的界面处，使得晶片接合区域将所述第一装置晶片接合到所述第二装置晶片。所述晶片接合区域包含具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的电介质材料高的硅浓度的电介质材料。导电路径将所述第一装置晶片的第一导体耦合到所述第二装置晶片的第二导体。所述导电路径形成于在所述第一导体与所述第二导体之间穿过所述晶片接合区域蚀刻出的腔中。
【专利说明】
具有强化的晶片接合的集成电路堆叠
技术领域
[0001]本发明大体上涉及半导体处理。更特定来说，本发明的实例涉及堆叠式集成电路系统的半导体处理。
【背景技术】
[0002]随着集成电路技术持续发展，持续致力于提高性能及密度、改进形状因数且减小成本。堆叠式三维集成电路的实施方案已成为设计者有时用以实现这些效益的一种方法。具有非常精确的对准的晶片接合的改进使在晶片级上制造堆叠芯片成为可能。可能的应用可包含接合到存储器芯片、图像传感器芯片以及其它芯片的逻辑芯片。此提供较小的形状因数、改进的性能以及降低的成本的优势。
[0003]实施持续变的更小且更快的堆叠式三维集成电路系统时的一个关键挑战涉及堆叠晶片之间的弱接合界面。特定来说，堆叠式三维集成电路中的弱接合界面经受由蚀刻过程造成的破裂及剥落。因此，穿过堆叠式集成电路芯片的弱接合界面的蚀刻可导致晶片之间的不可靠连接，且因此导致堆叠式集成电路系统中的故障。

【发明内容】

[0004]本发明的一个实施例涉及一种集成电路系统。所述集成电路系统包括:第一装置晶片，其具有接近包含安置于第一电介质层内的第一导体的第一金属层的第一半导体层；第二装置晶片，其具有接近包含安置于第二电介质层内的第二导体的第二金属层的第二半导体层；晶片接合区域，其安置于所述第一装置晶片的所述第一电介质层的前侧与所述第二装置晶片的所述第二电介质层的前侧的界面处，使得晶片接合区域将所述第一装置晶片接合到所述第二装置晶片，其中所述晶片接合区域包含具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的电介质材料高的硅浓度的电介质材料；以及导电路径，其将所述第一导体耦合到所述第二导体，其中所述导电路径形成于在所述第一导体与所述第二导体之间穿过所述晶片接合区域蚀刻出的腔中。
[0005]本发明的另一实施例涉及一种成像系统。所述成像系统包括:像素阵列，其具有多个图像传感器像素，其中所述像素阵列包含于集成电路系统中，所述集成电路系统包含:第一装置晶片，其具有接近包含安置于第一电介质层内的第一导体的第一金属层的第一半导体层;第二装置晶片，其具有接近包含安置于第二电介质层内的第二导体的第二金属层的第二半导体层；晶片接合区域，其安置于所述第一装置晶片的所述第一电介质层的前侧与所述第二装置晶片的所述第二电介质层的前侧的界面处，使得晶片接合区域将所述第一装置晶片接合到所述第二装置晶片，其中所述晶片接合区域包含具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的电介质材料高的硅浓度的电介质材料；以及导电路径，其将所述第一导体耦合到所述第二导体，其中所述导电路径形成于在所述第一导体与所述第二导体之间穿过所述晶片接合区域蚀刻出的腔中；控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及读出电路，其耦合到所述像素阵列以从所述多个图像传感器像素读出图像数据。
【附图说明】
[0006]参考以下图式描述本发明的非限制及非详尽实例，其中相同元件符号贯穿各视图指代相同部件，除非另有说明。
[0007]图1A到IF说明根据本发明的教示的实例横截面图，其展示包含通过强化的晶片接合接合在一起的堆叠的第一装置晶片及第二装置晶片的堆叠式三维集成电路的实例。
[0008]图2为说明根据本发明的教示的成像系统的一个实例的图，所述成像系统包含具有包含于具有强化的晶片接合的堆叠式三维集成电路系统中的图像传感器像素的像素阵列。
[0009]对应的参考字符贯穿图式的若干视图指示对应组件。所属领域的技术人员应了解，图中的元件是出于简单且清楚的目的而说明，且不一定是按比例绘制。举例来说，图中一些元件的尺寸可能相对于其它元件而被夸大以帮助改进对本发明的各种实施例的理解。并且，为了更清楚地了解本发明的这些各种实施例，通常不描绘在商业可行的实施例中有用或必要的常见但好理解的元件。
【具体实施方式】
[0010]如将展示，揭示针对强化堆叠式三维集成电路系统中的堆叠的第一晶片与第二晶片之间的晶片接合的方法及设备。在以下描述中，陈述众多特定细节以便提供对本发明的详尽理解。在以下描述中，陈述众多特定细节以提供对实施例的详尽理解。然而，相关领域的技术人员将认识到，可无需运用所述特定细节中的一或多者或运用其它方法、组件、材料等等而实践本文中描述的技术。在其它情况中，未详细展示或描述众所周知的结构、材料或操作以避免混淆某些方面。
[0011]贯穿此说明书对“一个实施例”、“实施例”、“一个实例”或“实例”的参考意味着与所述实施例或实例相结合而描述的特定特征、结构或特性包含于本发明的至少一个实施例或实例中。因此，贯穿此说明书在多个地方出现的例如“在一个实施例中”或“在一个实例中”等短语并不一定都指代相同的实施例或实例。此外，在一或多个实施例或实例中，特定特征、结构或特性可以任何合适的方式加以组合。
[0012]如将展示，描述具有强化的晶片接合的堆叠式三维集成电路系统的实例，其可用以(举例来说)实施根据本发明的教示的成像系统。在一个实例中，成像系统的像素阵列可包含于堆叠且接合到第二装置晶片的第一装置晶片中，其可包含通过根据本发明的教示的强化的晶片接合区域耦合到像素阵列的像素支持电路。在一个实例中，强化的晶片接合区域安置于第一装置晶片与第二装置晶片之间以将所述第一装置晶片接合到所述第二装置晶片。在所述实例中，所述晶片接合区域包含具有比所述第一装置晶片及第二装置晶片的电介质层的邻接电介质材料高的娃浓度的电介质材料。在一个实例中，在沉积晶片接合区域期间改变沉积条件以产生具有较高硅浓度的不同组成层区域。较高硅浓度强化晶片接合区域且减小穿过晶片接合区域蚀刻出的腔的蚀刻速率。因此，晶片接合区域中的横向蚀刻实质上得以减小或消除，使得穿过晶片接合区域蚀刻出的腔的蚀刻剖面为实质上垂直的。穿过晶片接合区域的腔的实质上垂直蚀刻剖面通过减少可靠性故障来提高堆叠式三维集成电路系统的合格率。根据本发明的教示，穿过晶片接合区域的实质上垂直腔可接着填充导电材料以提供可靠的导电路径，例如硅通孔(TSV)或类似物。
[0013]为了说明，图1A为根据本发明的教示的实例横截面图，其展示包含接近包含安置于第一电介质层106内的导体108、110及112的第一金属层的第一半导体层104的集成电路系统100的实例第一装置晶片102。在一个实例中，第一电介质层106可包含氧化膜类型，例如(举例来说)(但不限于)二氧化硅、氮化硅、PETEOS、FTEOS、PE0X、HDP氧化物或类似物。图1A中描绘的实例还说明插入于根据本发明的教示的第一电介质层106中的晶片接合区域114。在一个实例中，晶片接合区域114还包含电介质材料(例如(举例来说)二氧化硅、氮化硅或类似物中的一者)，但具有比晶片接合区域114的外部的第一电介质层106的电介质材料高的硅浓度。例如，根据本发明的教示，在二氧化硅的实例中，可在第一电介质层106的连续沉积过程期间原位插入晶片接合区域114的二氧化硅以在第一电介质层106内的晶片接合区域114中提供比第一电介质层106的硅浓度高的硅浓度。在一个实例中，晶片接合区域114中的硅氧比可为5:1。在一个实例中，晶片接合区域114的厚度可在30nm到10nm的范围中。如将论述，根据本发明的教示，晶片接合区域114的较高浓度提供提高的强度且具有更缓慢的蚀刻速率，此提供实质上完全垂直的蚀刻剖面以改进可靠性且减少故障。
[0014]图1B为集成电路系统100的实例横截面图，其展示在第一电介质层106从前侧140薄化到晶片接合区域114之后的实例第一装置晶片102。在一个实例中，可在第一电介质层106的前侧140上执行化学机械平坦化/抛光(CMP)，且当第一电介质层106被向下薄化到晶片接合区域114时停止CMP(如根据本发明的教示所展示)。
[0015]图1C展示根据本发明的教示的集成电路系统100的实例横截面图，其说明在晶片接合区域114处堆叠且运用晶片熔融接合与第一装置晶片102接合的第二装置晶片116。在所述实例中，晶片接合区域114位于第一电介质层106的前侧140与第二装置晶片116的第二电介质层120的前侧142的界面处。在一个实例中，与第一电介质层106及第二电介质层120中的硅浓度相比，晶片接合区域114中的较高的硅浓度提供1.5J/m2到2.5J/V的接合强度。
[0016]如所描绘的实例中展示，第二装置晶片116还包含接近包含安置于第二电介质层118内的导体122、124、126的第二金属层的第二半导体层118。如下文将更详细论述，在一个实例中，图像感测系统的像素阵列可包含于第二装置晶片116中。在一个实例中，所述像素阵列可通过第二半导体层118的背侧146被照亮。在所述实例中，像素支持电路可包含于第一装置晶片102中以支持包含于第一装置晶片116中的像素阵列。
[0017]图1D为集成电路系统100的实例横截面图，其展示在第一半导体层104从第一半导体层104的背侧144薄化之后的实例第一装置晶片102及第二装置晶片116。在一个实例中，可在第一半导体层104的背侧144上执行化学机械平坦化/抛光(CMP)以薄化第一半导体层104。
[0018]图1E为集成电路系统100的实例横截面图，其展示在已经在第一电介质层106中的导体110与第二电介质层120中的导体124之间穿过晶片接合区域114从背侧144蚀刻出腔128之后的实例第一装置晶片102及第二装置晶片116。在一个实例中，根据本发明的教示，穿过晶片接合区域114的电介质材料的蚀刻速率小于穿过第一电介质区域106及第二电介质区域120的电介质材料的蚀刻速率。作为晶片接合区域114的强化的电介质材料及较缓慢的蚀刻速率的结果，应了解，腔128的蚀刻剖面具有实质上垂直的蚀刻剖面。换句话说，应了解，穿过晶片接合区域114蚀刻出的腔128实质上缺少横向蚀刻，此可能会导致不想要的非垂直蚀刻剖面。因此，应了解，根据本发明的教示，具有晶片接合区域114的接合界面实质上免于破裂及由蚀刻过程引起的其它缺点，此改进可靠性且减少故障。事实上，应了解，根据本发明的教示，通过晶片接合区域114提供的晶片接合为强化接合强度的范德瓦尔斯(vander Waals)接合提供较高密度的S1-OH。
[0019]图1F为根据本发明的教示的集成电路系统100的实例横截面图，其展示在从背侧144蚀刻出腔128且接着运用导电材料130以提供(举例来说)硅通孔(TSV)以将第一装置晶片102中的导体110与第二装置晶片116中的导体124耦合在一起之后的实例第一装置晶片102及第二装置晶片116。在一个实例中，导电材料130可包含(举例来说)金属(例如铜、铝或另一合适的导电材料)以将第一装置晶片102电连接到第二装置晶片116。尽管图1F中未展示，但在一个实例中，应了解，腔128还可包含安置于导电材料130与第一半导体层104的半导体材料之间的绝缘层以防止导电材料130与第一半导体层104之间的不想要的短路连接。应了解，根据本发明的教示，通过强化的晶片接合区域114，第一装置晶片102与第二装置晶片116的界面处的接合实质上免于破裂及由蚀刻过程引起的其它缺点，且因此第一装置晶片102与第二装置晶片116之间的电气连接具有提高的强度及可靠性。
[0020]图2为说明根据本发明的教示的成像系统200的一个实例的图，成像系统200包含具有包含于具有运用强化的晶片接合而接合在一起的堆叠的第一装置晶片202及第二装置晶片216的实例堆叠式三维集成电路中的多个图像传感器像素的实例像素阵列232。如所描绘的实例中展示，成像系统200包含耦合到控制电路238及读出电路234的像素阵列232，读出电路234耦合到功能逻辑236。在所说明的实例中，第一装置晶片202包含像素支持电路，例如读出电路234、功能逻辑236及控制电路238，且第二装置晶片216包含像素阵列232。
[0021]在一个实例中，像素阵列232为图像传感器像素(举例来说，像素Pl、P2……Pn)的二维(2D)阵列。如所说明，每一像素布置成行(举例来说，行Rl到Ry)及列(举例来说，列Cl到Cx)以获取个人、位置、物体等等的图像数据，接着可使用所述图像数据再现所述个人、位置、物体等等的2D图像。
[0022]在一个实例中，在每一像素已获取其图像数据或图像电荷之后，由读出电路234经由位线240读出图像数据且接着将其传送到功能逻辑236。在一个实例中，经由导体及导电材料经由强化的晶片接合区域提供第一装置晶片202与第二装置晶片216之间经由位线240的连接，例如(举例来说)如上文图1A到IF中所说明及描述。在各种实例中，读出电路234可包含放大电路、模/数(ADC)转换电路或其它。功能逻辑236可简单地存储图像数据或甚至通过应用后图像效果(举例来说，剪裁、旋转、移除红眼、调整亮度、调整对比度或其它)操纵所述图像数据。在一个实例中，读出电路234可沿着读出列线一次读出一行图像数据(已说明)，或可使用例如串行读出或同时全并行读出所有像素的多种其它技术(未说明)来读出所述图像数据。
[0023]在一个实例中，控制电路238耦合到像素阵列232以控制像素阵列232的操作特性。在一个实例中，还可经由导体及导电材料经由强化的晶片接合区域提供控制电路238与像素阵列232之间的连接，例如(举例来说)如上文图1A到IF中所说明及描述。在一个实例中，控制电路238可产生用于控制图像获取的快门信号。在一个实例中，所述快门信号为全局快门信号，其用于同时启用像素阵列232内的所有像素以在单个获取窗期间同时俘获其相应的图像数据。在另一个实例中，所述快门信号为滚动快门信号，使得在连续获取窗期间循序地启用像素的每一行、列或群组。
[0024]本发明所说明的实例的以上描述，包含说明书摘要中所描述的内容，不希望为详尽的或被限于所揭示的精确形式。虽然出于说明的目的，本文中描述本发明的特定实施例及实例，但在不背离本发明的更广泛精神及范围的情况下，多种等效修改为可能的。事实上，应了解，出于阐释目的提供特定实例电压、电流、频率、功率范围值、时间等等，且还可在根据本发明的教示的其它实施例及实例中使用其它值。
[0025]鉴于以上详细描述，可对本发明的实例做出这些修改。所附权利要求书中所使用的术语不应解释为将本发明限于说明书及权利要求书中揭示的特定实施例。实情是，所述范围将完全由所附权利要求确定，所述权利要求应根据权利要求解释的公认原则来解释。因此，本说明书及诸图应认为是说明性的而非限制性的。
【主权项】
1.一种集成电路系统，其包括: 第一装置晶片，其具有接近包含安置于第一电介质层内的第一导体的第一金属层的第一半导体层； 第二装置晶片，其具有接近包含安置于第二电介质层内的第二导体的第二金属层的第二半导体层； 晶片接合区域，其安置于所述第一装置晶片的所述第一电介质层的前侧与所述第二装置晶片的所述第二电介质层的前侧的界面处，使得晶片接合区域将所述第一装置晶片接合到所述第二装置晶片，其中所述晶片接合区域包含具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的电介质材料高的硅浓度的电介质材料；以及 导电路径，其将所述第一导体耦合到所述第二导体，其中所述导电路径形成于在所述第一导体与所述第二导体之间穿过所述晶片接合区域蚀刻出的腔中。2.根据权利要求1所述的集成电路系统，其中穿过所述晶片接合区域蚀刻出的所述腔的蚀刻剖面为完全垂直的，使得穿过所述晶片接合区域蚀刻出的所述腔不存在非垂直蚀刻剖面。3.根据权利要求1所述的集成电路系统，其中所述晶片接合区域的所述电介质材料的所述较高硅浓度导致小于穿过所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的所述电介质材料的蚀刻速率的蚀刻速率。4.根据权利要求1所述的集成电路系统，其中从所述第二装置晶片的背侧穿过所述第二半导体层蚀刻出穿过所述晶片接合区域蚀刻出的所述腔。5.根据权利要求1所述的集成电路系统，其中形成于穿过所述晶片接合区域蚀刻出的所述腔中的所述导电路径填充有使所述第一导体耦合到所述第二导体的导电材料。6.根据权利要求1所述的集成电路系统，其中所述晶片接合区域以及所述第一电介质层及所述第二电介质层包括二氧化硅或氮化硅中的一者。7.根据权利要求1所述的集成电路系统，其中所述晶片接合区域以及所述第一电介质层及所述第二电介质层包括二氧化硅，其中所述晶片接合区域的所述二氧化硅具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的二氧化硅高的所述硅浓度。8.根据权利要求7所述的集成电路系统，其中所述晶片接合区域中的硅氧比为5:1。9.根据权利要求1所述的集成电路系统，其中所述晶片接合区域包括在氧化物沉积期间的具有所述较高硅浓度的所述电介质材料的原位沉积。10.根据权利要求1所述的集成电路系统，其中所述第一装置晶片及第二装置晶片中的一者包括成像器芯片，且所述第一装置晶片及第二装置晶片中的另一者包括处理芯片。11.一种成像系统，其包括: 像素阵列，其具有多个图像传感器像素，其中所述像素阵列包含于集成电路系统中，所述集成电路系统包含: 第一装置晶片，其具有接近包含安置于第一电介质层内的第一导体的第一金属层的第一半导体层； 第二装置晶片，其具有接近包含安置于第二电介质层内的第二导体的第二金属层的第二半导体层； 晶片接合区域，其安置于所述第一装置晶片的所述第一电介质层的前侧与所述第二装置晶片的所述第二电介质层的前侧的界面处，使得晶片接合区域将所述第一装置晶片接合到所述第二装置晶片，其中所述晶片接合区域包含具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的电介质材料高的硅浓度的电介质材料；以及 导电路径，其将所述第一导体耦合到所述第二导体，其中所述导电路径形成于在所述第一导体与所述第二导体之间穿过所述晶片接合区域蚀刻出的腔中； 控制电路，其耦合到所述像素阵列以控制所述像素阵列的操作；以及 读出电路，其耦合到所述像素阵列以从所述多个图像传感器像素读出图像数据。12.根据权利要求11所述的成像系统，其中穿过所述晶片接合区域蚀刻出的所述腔的蚀刻剖面为完全垂直的，使得穿过所述晶片接合区域蚀刻出的所述腔不存在非垂直蚀刻剖面。13.根据权利要求11所述的成像系统，其中所述晶片接合区域的所述电介质材料的所述较高硅浓度导致小于穿过所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的所述电介质材料的蚀刻速率的蚀刻速率。14.根据权利要求11所述的成像系统，其中从所述第二装置晶片的背侧穿过所述第二半导体层蚀刻出穿过所述晶片接合区域蚀刻出的所述腔。15.根据权利要求11所述的成像系统，其中形成于穿过所述晶片接合区域蚀刻出的所述腔中的所述导电路径填充有使所述第一导体耦合到所述第二导体的导电材料。16.根据权利要求11所述的成像系统，其中所述晶片接合区域以及所述第一电介质层及所述第二电介质层包括二氧化硅或氮化硅中的一者。17.根据权利要求11所述的成像系统，其中所述晶片接合区域以及所述第一电介质层及所述第二电介质层包括二氧化硅，其中所述晶片接合区域的所述二氧化硅具有比所述第一装置晶片及所述第二装置晶片的所述第一电介质层及所述第二电介质层的二氧化硅高的所述硅浓度。18.根据权利要求16所述的成像系统，其中所述晶片接合区域中的硅氧比为5:1。19.根据权利要求11所述的成像系统，其中所述晶片接合区域包括在氧化物沉积期间的具有所述较高硅浓度的所述电介质材料的原位沉积。20.根据权利要求11所述的成像系统，其中所述第一装置晶片及第二装置晶片中的一者包含所述像素阵列，且所述第一装置晶片及第二装置晶片中的另一者包含所述控制电路及所述读出电路。
【文档编号】H01L23/485GK106067454SQ201610090300
【公开日】2016年11月2日
【申请日】2016年2月18日 公开号201610090300.2, CN 106067454 A, CN 106067454A, CN 201610090300, CN-A-106067454, CN106067454 A, CN106067454A, CN201610090300, CN201610090300.2
【发明人】戴信能, 翁鸿铭, 迈克尔·陈, C-H·吴
【申请人】全视科技有限公司