基于Xilinx FPGA集成ADC信息共享电路的制作方法
【技术领域】：
[0001 ]本发明属于计算机硬件设计领域，设及FPGA逻辑电路设计。
【背景技术】：
[0002] 在当前的嵌入式计算机模块设计中，随着模块集成度的提高，大规模FPGA因为其 具备可编程，性能高，且利于集成等优势，得到广泛使用，且该类器件中集成了丰富的硬件 资源，包括ADC、处理器内核等，为逻辑设计提供了较多易用的接口。但是，此类资源一般数 量只有一个或几个，且数量并没有随着器件规模的增大而增多，因此在某些高集成度的模 块设计中，此类资源往往需要共享使用。所W，设计数据共享电路可W有效的提高设计质 量，并为软件等设计提供一个良好易用的接口。
[0003] 传统的做法是直接通过一个共享接口，由各个主机周期读取信息并进行判断，运 类方案虽然可W更为容易地实现ADC信息共享，但是由于ADC接口中断无法区分，不能使用 超限告警功能，因而造成主机频繁读取，从而加大了软件的处理开销，不利于提高系统的处 理效率。
【发明内容】
：
[0004] 本发明提出一种基于Xilinx FPGA集成ADC信息共享电路，实现基于Xilinx公司的 FPGA的ADC数据共享，并使得ADC告警配置和中断上报相互独立，W简化主机软件设计，提高 软件通用性。
[0005] 本发明的技术解决方案是：
[0006] 基于XiIinx FPGA集成ADC信息共享电路，包括：
[0007] ADC数据采集接口，用于周期读取各类ADC信息，并将结果分类存储在ADC数据寄存 器组中；
[000引 ADC数据寄存器组，用于存储ADC数据采集接口采集的ADC数据内容，支持主机自行 读取；
[0009] 若干告警口限及控制寄存器组，用于接收并存储主机配置的告警口限、中断使能 状态W及中断状态信息，为告警判断和中断上报提供依据；W及
[0010] 若干告警判断及中断上报逻辑，用于读取ADC数据寄存器组中的数据和相应告警 口限及控制寄存器组存储的配置信息，进行数据分析判断，并根据分析判断的结果，设置所 述中断状态信息，并根据所述中断使能状态选择是否上报告警中断。
[0011] 上述若干告警判断及中断上报逻辑和告警口限及控制寄存器组，分别对应不同的 主机接口，各个主机接口独立配置各自的告警口限及控制寄存器组内容。
[0012]采用上述基于XiIinx FPGA集成ADC信息共享电路实现ADC信息共享的方法，包括 W下环节：
[0013] 1)主机通过接口配置各类信息的告警口限，并初始化中断上报方式；
[0014] 2)ADC数据采集接口周期读取各类ADC信息，并将结果分类存储在ADC数据寄存器 组中；
[0015] 3)通过周期读取ADC数据寄存器中的信息，与主机配置的告警口限进行比对，超出 告警口限时，根据主机配置的中断使能状态选择是否上报中断到主机；
[0016] 4)主机在需要直接获取ADC信息时直接读取ADC数据寄存器中的内容，W此判断是 否存在虚报和漏报。
[0017]本发明具有的优点是：
[001引通用性好:多个功能部件均使用同一种接口和功能共享ADC数据信息，降低了主机 软件和硬件的相关性，提高软件的通用性；
[0019] 简单易用：在传统方式的基础上只需要增加很少的逻辑部件即可实现ADC的多映 射和独立控制与配置，使用上无需关屯、ADC配置是否冲突的问题；
[0020] 高效:既能够支持主机周期查询方式，也可W支持中断告警工作模式，能够有效降 低主机软件开销，且使用方式更为灵活。
【附图说明】：
[0021] 图1描述了基于Xilinx FPGA集成ADC信息共享电路的结构。
【具体实施方式】：
[0022] 本发明描述了在Xilinx公司生产的集成ADC功能的FPGA器件中如何将ADC接口信 息实现共享，将信息映射到多核逻辑功能单元，并可实现每个逻辑功能单元独立的告警设 置、判断和中断上报控制功能。
[0023] 如图1所示，在FPGA的ADC接口之前增加一个周期读取ADC数据采集接口，根据预设 的周期循环读取ADC数据信息，并分类存储在ADC数据寄存器组中，并根据FPGA内部逻辑单 元需要使用ADC数据的数量，设计相应数量的告警判断及中断上报逻辑W及告警口限及控 制寄存器组，分别对应不同的主机接口，系统在使用时，各个主机接口独立配置各自的告警 口限及控制寄存器组内容，之后由告警判断及中断上报逻辑周期读取ADC数据寄存器组中 的信息，并和主机设置的告警口限进行比较，在超出口限值时，根据主机配置的中断模式选 择上报中断，从而将一个ADC的数据W及告警功能映射成多个，在实现信息共享的同时，使 得各个主机的控制和使用相互独立，提高主机软件的通用性。
[0024] 1.逻辑电路单元：
[00巧] > 若干告警口限及控制寄存器组①(图示中为两个），用于实现接收并存储主机的 告警配置、中断控制W及终端状态信息，同时为告警判断和中断上报提供依据；
[00%] >若干告警判断及中断上报逻辑②（图示中为两个），用于周期比对分析ADC数据 寄存器和①中的告警阔值信息；
[0027] > 一个ADC数据寄存器组③，用于存储ADC数据采集接口④读取的ADC分类信息数 据，为告警判断提供依据，并可支持主机自行读取判断
[0028] > 一个ADC数据采集接口④，实现ADC数据的周期读取。
[0029] 2.处理流程：
[0030] a.上电或复位后，①中的相关信息默认为0值，②读取到使能信息时，因为为0,则 不工作处于等待状态，③的描述信息无效，表示缓冲未配置，④根据预设周期读取ADC的数 据并分类存储到③中。
[0031] b.主机软件执行配置操作，包括配置告警口限信息、中断使能控制W及告警使能 控制字段，通过该方式使能②开始工作；
[0032] C.②周期读取③中的数据W及①中的告警口限值，并分别进行比对；
[0033] d.②检测③中的信息超过口限值时，则设置①中相应的告警指示标示字段(或称 中断状态字段)为"r;
[0034] e.如果②根据①的中断使能字段判断出需要发出中断到主机，则将中断信号置为 有效，主机相应中断并进行处理；
[0035] f.如果②判断不需要发出中断到主机，则继续保持中断信号为无效态，并开始下 一周期的比对判断。
[0036] 本发明可W分别设置告警口限和控制中断上报，从而减少主机软件周期读取的开 销，能够更好的实现数据信息共享，有利于软件的版本控制，提高软件设计的通用性;实现 方式简单，可W花费较少的逻辑资源，提供ADC信息的多端口共享功能；能够满足单片FPGA 中集成多个独立功能部件，并连接不同主机时的使用要求，使得主机软件具备良好的通用 性。
【主权项】
1. 基于Xi 1 inx FPGA集成ADC信息共享电路，其特征在于，包括： ADC数据采集接口，用于周期读取各类ADC信息，并将结果分类存储在ADC数据寄存器组 中； ADC数据寄存器组，用于存储ADC数据采集接口采集的ADC数据内容，支持主机自行读 取； 若干告警门限及控制寄存器组，用于接收并存储主机配置的告警门限、中断使能状态 以及中断状态信息，为告警判断和中断上报提供依据；以及 若干告警判断及中断上报逻辑，用于读取ADC数据寄存器组中的数据和相应告警门限 及控制寄存器组存储的配置信息，进行数据分析判断，并根据分析判断的结果，设置所述中 断状态信息，并根据所述中断使能状态选择是否上报告警中断。2. 根据权利要求1所述的基于Xilinx FPGA集成ADC信息共享电路，其特征在于:若干告 警判断及中断上报逻辑和告警门限及控制寄存器组，分别对应不同的主机接口，各个主机 接口独立配置各自的告警门限及控制寄存器组内容。3. 采用权利要求1所述基于Xilinx FPGA集成ADC信息共享电路实现ADC信息共享的方 法，其特征在于，包括以下环节： 1) 主机通过接口配置各类信息的告警门限，并初始化中断上报方式； 2. ADC数据采集接口周期读取各类ADC信息，并将结果分类存储在ADC数据寄存器组中； 3) 通过周期读取ADC数据寄存器中的信息，与主机配置的告警门限进行比对，超出告警 门限时，根据主机配置的中断使能状态选择是否上报中断到主机； 4) 主机在需要直接获取ADC信息时直接读取ADC数据寄存器中的内容，以此判断是否存 在虚报和漏报。
【专利摘要】本发明提供一种基于Xilinx？FPGA集成ADC信息共享电路。在FPGA的ADC接口之前增加一个ADC数据采集接口，根据预设的周期循环读取ADC数据信息，并分类存储在ADC数据寄存器组中，设置若干告警判断及中断上报逻辑以及告警门限及控制寄存器组，分别对应不同的主机接口；各个主机接口独立配置各自的告警门限及控制寄存器组内容，由告警判断及中断上报逻辑周期读取ADC数据寄存器组中的信息，并与主机设置的告警门限进行比较，在超出门限值时，根据主机配置的中断模式选择上报中断，从而将一个ADC的数据以及告警功能映射成多个，在实现信息共享的同时，使得各个主机的控制和使用相互独立，提高主机软件的通用性。
【IPC分类】G06F11/30, H03M1/12
【公开号】CN105577191
【申请号】CN201510924434
【发明人】张利洲, 蒲恺, 李键
【申请人】中国航空工业集团公司西安航空计算技术研究所
【公开日】2016年5月11日
【申请日】2015年12月11日