集成电路与其形成方法
【技术领域】
[0001]本发明涉及一种集成电路的结构与形成方法，特别是涉及一种具有不同驱动电压的多个晶体管的集成电路，以及其形成方法。
【背景技术】
[0002]在现有半导体产业中，多晶硅广泛地应用于半导体元件如金属氧化物半导体(metal-oxide-semiconductor, M0S)晶体管中，作为标准的栅极材料选择。然而，随着MOS晶体管尺寸持续地微缩，传统多晶娃栅极因硼穿透(boron penetrat1n)效应导致元件效能降低，及其难以避免的空乏效应(deplet1n effect)等问题,使得等效的栅极介电层厚度增加、栅极电容值下降，进而导致元件驱动能力的衰退等困境。因此，半导体业界更尝以新的栅极材料，例如利用具有功函数(work funct1n)金属层的金属栅极来取代传统的多晶硅栅极，用以作为匹配高介电常数(High-K)栅极介电层的控制电极。
[0003]一般而言，具有金属栅极的制作方法可大概分为前栅极(gate first)制作工艺及后栅极(gate last)制作工艺两大类。其中前栅极制作工艺会在形成金属栅极后始进行源极/漏极超浅接面活化回火以及形成金属硅化物等高热预算制作工艺，因此使得材料的选择与调整面对较多的挑战。而在后栅极制作工艺中，先形成一牺牲栅极(sacrifice gate)或取代栅极(replacement gate),并在完成一般MOS晶体管的制作后,将牺牲/取代栅极移除而形成一栅极凹槽(gate trench),再依电性需求于栅极凹槽内填入不同的金属。
[0004]然而为了无论是前栅极或后栅极制作工艺，都需要形成多层的金属层以形成适合不同电性或驱动电压的金属栅极。而这些金属层的材料往往会影响晶体管的功函数，而成为影响产品效能的因素。目前，各厂商都致力于研发不同的制作工艺以制造具有较佳电性表现的金属栅极。
【发明内容】
[0005]本发明于是提出了一种集成电路，其具有不同驱动电压的多个晶体管。
[0006]根据本发明的一实施例，本发明提供了一种集成电路，包含一基底、一第一晶体管、一第二晶体管以及一第三晶体管。第一晶体管设置于基底上，具有一第一金属栅极，第一金属栅极具有一第一底阻障层、一第一功函数金属层以及一第一金属层。第二晶体管设置于基底上，具有一第二金属栅极，第二金属栅极具有一第二底阻障层、一第二功函数金属层以及一第二金属层。第三晶体管设置于基底上，具有一第三金属栅极，第三金属栅极具有第三底阻障层、一第三功函数金属层以及一第三金属层。第一晶体管、第二晶体管与第三晶体管具有相同导电型，其中第一底阻障层中氮原子浓度 > 第二底阻障层中氮原子浓度 > 第三底阻障层中氮原子浓度。
[0007]根据本发明另一实施例，本发明提供一种集成电路的形成方法，该集成电路具有不同驱动电压的多个晶体管。首先提供一介电层，具有一第一沟槽、一第二沟槽以及一第三沟槽。然后在介电层上形成一底阻障层，底阻障层包含一第一底阻障层设置在第一沟槽中、一第二底阻障层设置在第二沟槽中以及一第三底阻障层设置在第三沟槽中，其中第一底阻障层中氮原子浓度 > 第二底阻障层中氮原子浓度 > 第三底阻障层中氮原子浓度。接着在第一沟槽中、第二沟槽以及第三沟槽中的底阻障层上形成一功函数金属层。最后在第一沟槽中、第二沟槽以及第三沟槽中的功函数金属层上形成一金属层，以填满第一沟槽、第二沟槽以及第三沟槽。
[0008]本发明提出了一种多个晶体管的结构与其形成方法，其特征在于形成的晶体管具有不同厚度及/或不同组份的底阻障层，由此调和这些晶体管的电性，使其各自具有不同的驱动电压。
【附图说明】
[0009]图1至图10为本发明一种集成电路的形成方法的步骤示意图。
[0010]主要元件符号说明
[0011]300基底402第一晶体管
[0012]302浅沟槽隔离404第一介质层
[0013]306接触洞蚀刻停止层405第一高介电常数层
[0014]308层内介电层407第一蚀刻停止层
[0015]318调和层410第一间隙壁
[0016]318a第一调和层412第一轻掺杂漏极
[0017]318b第二调和层414第一源极/漏极
[0018]318c第三调和层416第一沟槽
[0019]320搭配层418第一金属栅极
[0020]322底阻障层500第二主动区域
[0021]322a第一底阻障层502第二晶体管
[0022]322b第二底阻障层504第二介质层
[0023]322c第三底阻障层505第二高介电常数层
[0024]324上底阻障层507第二蚀刻停止层
[0025]324a第一上底阻障层510第二间隙壁
[0026]324b第二上底阻障层512第二轻掺杂漏极
[0027]324c第三上底阻障层514第二源极/漏极
[0028]326功函数金属层516第二沟槽
[0029]326a第一功函数金属层518第二金属栅极
[0030]326b第二功函数金属层600第三主动区域
[0031]326c第三功函数金属层602第三晶体管
[0032]328顶阻障层604第三介质层
[0033]328a第一顶阻障层605第三高介电常数层
[0034]328b第二顶阻障层607第三蚀刻停止层
[0035]328c第三顶阻障层610第三间隙壁
[0036]330金属层612第三轻掺杂漏极
[0037]330a第一金属层614第三源极/漏极
[0038]330b 第二金属层616 第三沟槽
[0039]330c第三金属层618 第三金属栅极
[0040]400第一主动区域
【具体实施方式】
[0041]为使熟悉本发明所属技术领域的一般技术者能更进一步了解本发明，下文特列举本发明的数个优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
[0042]请参考图1至图10，所绘示为本发明制作一种集成电路的方法的步骤示意图。首先，提供一基底300,例如是娃基底(silicon substrate)、外延石圭(epitaxial siliconsubstrate)、娃锗半导体基底(silicon germanium substrate)、碳化娃基底或娃覆绝缘(silicon-on-1nsulator, SOI)基底等，但并不以此为限。基底300上具有多个浅沟槽隔离(shallow trench isolat1n, STI) 302。基底 300 上具有一第一主动区域 400、一第二主动区域500以及一第三主动区域600，彼此会被浅沟槽隔离302所分隔。接着分别于第一主动区域400、第二主动区域500以及第三主动区域600的基底300上形成一第一晶体管402、一第二晶体管502以及一第三晶体管602。在本实施例中，第一晶体管402、第二晶体管502以及第三晶体管602为同一导电型的晶体管，优选者，此三个晶体管都为N型晶体管。
[0043]在本发明的一实施例中，如图1所示，第一晶体管402包含一第一介质层404、一第一高介电常数层405、一第一蚀刻停止层407、一第一牺牲栅极406、一第一盖层408、一第一间隙壁410、一第一轻掺杂漏极(light doped drain, LDD)412以及一第一源极/漏极414。在本发明优选实施例中，第一介质层404为一二氧化硅层，第一高介电常数层405的介电常数大约大于4，其可以是稀土金属氧化物层或镧系金属氧化物层，例如氧化給(hafnium oxide, HfO2