集成电路和形成该集成电路的方法
【技术领域】
[0001]本发明通常涉及集成电路，且具体地，涉及一种集成电路和一种形成具有改进的逻辑晶体管性能和SRAM晶体管产量的方法。
【背景技术】
[0002]在片上系统(SoC)中，集成电路包括电子设备需要的所有元件。SoC可包括NM0S逻辑晶体管、NM0S静态随机存取存储器(SRAM)晶体管和多个电阻器。逻辑和SRAM晶体管具有经常以多晶态硅(多晶硅)实施的栅极。晶体管也经常以多晶硅实施。
[0003]集成电路的制造包括多个图案化光刻胶层的构造和随后的移除。图形化光刻胶层的构造和移除是相对昂贵的过程。因此，通过使用图形化光刻胶层的最小可能数量，制造成本可减少。
[0004]在一种最小化SoC制造期间使用的图形化光刻胶层数量的方法中，图形化光刻胶层形成，且η型掺杂物同时被注入将用作逻辑栅极和SRAM栅极的多晶硅层的区中。同时注入的一个缺点是逻辑栅极的最佳掺杂浓度明显不同于SRAM栅极的最佳掺杂浓度。
[0005]分开的图形化光刻胶层用于注入η型掺杂物到将用作电阻器的多晶硅层的区中，其具有相比于逻辑和SRAM栅极不同的掺杂浓度，以满足表面电阻和电阻温度系数(TCR)目标。
[0006]NM0S逻辑晶体管的性能随着更低的掺杂浓度而下降，但更低的掺杂浓度改进NM0SSRAM晶体管的得率。相反地，NM0S逻辑晶体管的性能随着更高的掺杂浓度而改进，但更高的掺杂浓度减少NMOS SRAM晶体管的得率。例如，在逻辑栅极中更高的掺杂浓度在翻转时减少有效栅极电介质厚度，该过程改进性能。然而，更高的掺杂浓度也引起SRAM晶体管交叉扩散，在其中来自η型栅极区的η型掺杂物在上面扩散到p型栅极区。扩散η型掺杂物减少Ρ型栅极区中的有效Ρ型掺杂浓度，其导致阈值电压变化和更低的SRAM得率。
[0007]因此，同时注入NM0S逻辑和SRAM晶体管栅极的η型掺杂物的剂量经常选择为小于逻辑栅极的最佳掺杂浓度和大于SRAM栅极的最佳掺杂浓度的值。
【发明内容】
[0008]在描述的示例中，一种集成电路包括具有第一导电类型、逻辑区和存储器区的衬底区。沟槽隔离结构接触衬底区。逻辑晶体管具有:接触且位于衬底区的逻辑区上的逻辑栅极电介质；和接触且位于逻辑栅极电介质上的逻辑栅极。存储器晶体管具有:接触且位于衬底区的存储器区上的存储器栅极电介质；和接触且位于存储器栅极电介质上的存储器栅极。电阻器接触且位于沟槽隔离结构上。电阻器具有掺杂浓度，其基本上等于存储器栅极的掺杂浓度且基本上小于逻辑栅极的掺杂浓度。
【附图说明】
[0009]图1是根据示例实施例的一种集成电路的剖视图。
[0010]图2A-2H是根据示例实施例的一种形成集成电路的方法的剖视图。
【具体实施方式】
[0011]图1展示了一种示例集成电路100的剖视图。如在下面更详细的描述，在一种包括逻辑晶体管、SRAM晶体管和电阻器的集成电路中，示例实施例改进逻辑晶体管的性能，同时改进SRAM晶体管的得率。
[0012]如图1所示，半导体结构100包括ρ型单晶硅衬底区110，和接触衬底区110的沟槽隔离结构112。半导体结构100也包括NM0S逻辑晶体管114、NMOS SRAM晶体管116和多晶态硅(多晶硅)电阻器118。
[0013]NM0S逻辑晶体管114包括每个接触ρ型衬底区110的η型源极120和η型漏极122。源极120包括轻掺杂区120L和重掺杂区120Η。相似地，漏极122包括轻掺杂区122L和重掺杂物区122Η。进一步地，衬底区110具有位于源极120和漏极122间的沟道区124。
[0014]NM0S逻辑晶体管114也包括接触且位于沟道区124上的栅极电介质126和接触栅极电介质126且位于沟道区124上的多晶硅栅极130。NM0S逻辑晶体管114另外包括接触且在侧面包围栅极电介质126以及多晶硅栅极130的侧壁衬垫132。NM0S逻辑晶体管114进一步包括接触且位于栅极130上的栅极硅化物结构134，接触且位于源极120上的源极硅化物结构136和接触且位于漏极122上的漏极硅化物结构138。
[0015]如图1所示，NMOS SRAM晶体管116包括每个接触ρ型衬底区110的η型源极140和η型漏极142。源极140包括轻掺杂区140L，重掺杂区140Η。相似地，漏极142包括轻掺杂区142L和重掺杂区142Η。进一步，衬底区110具有位于源极140和漏极142间的沟道区144。
[0016]NMOS SRAM晶体管116也包括接触且位于沟道区144上的栅极电介质146和接触栅极电介质146且位于沟道区144上的多晶硅栅极150。NMOS SRAM晶体管116另外包括接触且在侧面包围栅极电介质146以及多晶硅栅极150的侧壁衬垫152。
[0017]NM0S逻辑晶体管116进一步包括接触且位于栅极150上的栅极硅化物结构154，接触且位于源极140上的源极硅化物结构156和接触且位于漏极142上的漏极硅化物结构158。侧壁衬垫160也接触且在侧面包围电阻器118。
[0018]示例实施例中，NMOS SRAM晶体管116的多晶硅电阻器118和多晶硅栅极150具有基本上相等的n型掺杂浓度。NM0S逻辑晶体管114的多晶硅栅极130也具有η型掺杂浓度，其基本上大于多晶硅电阻器118和多晶硅栅极150的η型掺杂浓度。
[0019]NM0S逻辑晶体管114、NM0S SRAM晶体管116和电阻器118以常规方式工作，只是提高NM0S逻辑晶体管114的多晶硅栅极130的η型掺杂浓度，同时降低NMOS SRAM晶体管116的多晶态栅极150的η型掺杂浓度，这提高了 NM0S逻辑晶体管的性能和NMOS SRAM晶体管的得率。
[0020]图2A-2H展示了一种形成集成电路的示例方法200的透视图。如图2A所示，方法200使用部分完成的常规形成的晶体管结构210，其包括半导体主体212。半导体主体212包括P型单晶硅衬底区214和接触衬底区214的沟槽隔离结构216。
[0021]晶体管结构210也包括接触衬底区214的顶部表面的逻辑栅极电介质220，接触衬底区214顶部表面的SRAM栅极电介质222，和接触且位于沟槽隔离结构216、逻辑栅极电介质220和SRAM栅极电介质222上的多晶硅层224。多晶硅层224包括逻辑栅极电介质224L、SRAM栅极区224S和电阻器区224R，它们彼此隔开。
[0022]如图2A所示，方法200以在多晶硅层224上形成图形化光刻胶层226开始。图形化光刻胶层226以常规方式形成，其包括沉积光刻胶层；通过图形化的黑色/透明玻璃板(所谓的掩模）投射光，从而在光刻胶层上形成图形化图像，以软化光暴露的光刻胶区；和移除软化的光刻胶区。
[0023]在图形化光刻胶层226形成后，多晶硅层224的逻辑栅极区224L被以η型掺杂物注入。接着所述注入，图形化的光刻胶层226被以常规方式移除。例如，图形化光刻胶层226能够以常规的除灰工艺移除。
[0024]如图2Β所示，在图形化光刻胶层226被移除后，图形化的光刻胶层230以常规方式在多晶硅层224上形成。在图形化光刻胶层230形成后，多晶硅层224的SRAM栅极区224S和电阻器区224R同时用η型掺杂物注入。
[0025]相应地，多晶硅层224的SRAM栅极区224S和电阻器区224R具有基本上相同的掺杂浓度。在该示例中，电阻器区224R需要的掺杂浓度（为满足用于电阻器形成的表面电阻和电阻温度系数（TCR)目标）限定SRAM栅极区224S的掺杂浓度。
[0026]多晶硅层224的SRAM栅极区224S和电阻器区224R的掺杂浓度也基本上小于逻辑栅极区224L的掺杂浓度。接着所述注入，图形化光刻胶层230被以常规方式移除。
[0027]如图2C所示，在图形化光刻胶层230移除后，图形化的光刻胶层232以常规方式形成在多晶硅层224上。如图2D所示，在图形化的光刻胶层232形成后，多晶硅层224的暴露区和栅极电介质220和222下面的区以常规样式被刻蚀，从而从逻辑栅极区224L形成逻辑栅极234、从SRAM栅极区224S形成SRAM栅极236和从电阻器区224R形成电阻器238。在刻蚀之后，图形化的光刻胶层232以常规方式移除。
[0028]如图2E所示，在图形化的光刻胶层232移除后，η型掺