集成电路以及密码生成方法
【专利说明】集成电路从及密码生成方法
[0001] 本发明是2014年3月5日所提出的申请号为201410078450. 2、发明名称为《集成 电路W及密码生成方法》的发明专利申请的分案申请。
技术领域
[0002] 本发明是有关于一种集成电路技术，且特别是有关于一种集成电路W及密码生成 方法。
【背景技术】
[0003] 随着网络已经从上世纪中期开始流行，非常需要加密和认证技术W确保网络的安 全。该些技术的大多数已经通过假定它们用于具有强大的计算能力的服务器或个人计算机 中而设计，例如防毒软件和随机数生成软件即需要强大的计算来工作。在另一方面，近年 来小型设备的使用上不断增加，所述小型设备具有较弱的计算能力且可W连接到网络上， 诸如客户识别模块（SubscriberIdentityMo化le，简称；SIM)卡、传感器、智能电表、智能 卡、通用串行总线扣niversalSerialBus,简称；USB)存储器等。而随着云计算、社交网 络、智能电网、机器对机器（machine-to-machine，简称；M2M)网络等的使用，由类似于该 些的小型设备组成的网络引起了新应用服务的诞生。因为大规模集成电路（Large-scale integration,简称；LSI)巧片是小型设备的组件，所W在网络中使用的巧片的数量必定会 大幅度增加。由于需要将一些新技术嵌入LSI巧片中，W确保由LSI巧片组成的网络的安 全，每一个所述LSI巧片具有较弱的计算能力。因此可W预期必定需要元件级模块用于加 密和认证技术。还应注意的是，巧片中的安全模块的成本是一个重要因素。
[0004] 一般来说，用于安全的元件级模块包括；a)用于执行加密和认证操作的电路，W 及b)用于保存/维护机密信息的电路，所述机密信息是运行加密和认证所必需的密钥维 护。
[0005] 应当注意，增加第二部分（密钥维护）的电路到巧片中会增加了巧片的成本。还 应注意的是，攻击者将可能攻击密钥维护。图1中为密钥维护的一个实例。
[0006] 近年来，如图2所示，密钥维护电路在近年来期望的是由物理不可克隆函数 (化ysically-Unclon油le化nction，简称；PUF)取代，在所述物理不可克隆函数中，巧片的 个体差异被用于识别巧片。例如，如图3中所示，PUF的模块将返回关于输入（C)的输出 (时。如图4中所示，另一个巧片将返回关于同一输入的另一个输出。人们可利用巧片之间 关于同一输入的输出差异来识别巧片。换句话说，PUF将在必要时创建标识（Identity,简 称：ID)且不必要将ID存储在存储器中。
[0007]PUF的利用；
[000引如图4中所示，只要来自巧片的输出（时与任何其它巧片都不同，那么此输出可被 当作巧片的ID号码。
[0009] 从巧片-A的输出（R-A)创建一个一般加密密钥（密钥-A)是有可能的。从巧片-B 的输出（R-B)创建另一个一般加密密钥（密钥-B)也是有可能的。如图4中所示，密钥-B 必定与关于同一输入（c)的密钥-A不同。一旦利用密钥A加密一个程序，那么不能利用任 何其它LSI(LSI-B)执行该程序，因为密钥-B与密钥A不同。
[0010] 对PUF的要求；
[0011] a)从关于巧片的其它输入-输出的组合（化2)-巧扣、（扔)-巧3)'''）预测输 入（C1)和输出巧1)的组合是不可能的或非常困难的。在图5中，假设（C1)-巧1)、 (C2)-巧2)…（化)-巧n)的组合是已知的。在此情况下，预测（化+1)-巧n+1)的组合必定是 不可能的或非常困难的。
[001引b)如图4中所示，任何两个巧片必须返回关于同一输入似的不同的返回值巧1 和R2,其中R1声R2)。
[001引 C)一般来说，噪声导致来自元件的输出在平均值佩附近波动。如图6中所示，波 动（AR)必定小于任何两个输出之间的差值（对于.V|和々m,
[0014]IAR|<|R1 -Rm|)。
[0015]PUF的优点；
[0016]a)来自PUF的返回值可被当作不可见的标签，所述不可见的标签在不需要任何额 外设计的情况下随机且独立地附加到每一个LSI巧片上。如图7中所示，它对于区分是否 被认证是有益的。应注意的是，来自PUF的返回值不必要保存在存储器中，该意味着"不可 见"。
[0017]b)可从来自PUF的返回值创建加密密钥。如图8中所示，一旦利用由巧片中的PUF 创建的密钥来加密一个程序，那么只要PUF适当地运行，则不能利用任何其它巧片来执行 该程序。
[001引然而，本文中的任何内容不应被理解为对本发明的任何部分的现有技术中的知识 的承认。此外，此申请案中的任何文档的引用或引证并非承认此类文档可作为本发明的现 有技术，或构成所属领域中的公知常识的一部分的任何参考。
【发明内容】
[0019] 因此，本发明设及一种集成电路W及密码生成方法，所述密码生成方法具有可巧 片实现物理不可克隆识别的能力。
[0020] 根据一个实施例，提供了一个集成电路。所述集成电路包含至少一第一输入/输 出端、连接至所述第一输入/输出端的至少一电流路径、配置于所述至少一电流路径上且 经配置W施加多个控制端电压于所述至少一电流路径上的至少一控制端、W及连接至所述 电流路径的至少一第二电流输入/输出端。至少一电流调整组件配置于所述至少一电流路 径上W调整电流。在一些实施例中，所述至少一电流调整组件包含至少一渗杂物离子，W及 根据德布洛伊长度值BL)定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度 长于该电流路径的宽度。在其它实施例中，所述至少一电流调整组件包含至少一晶粒边界。
[0021] 根据一个示例性实施例，提供了另一个集成电路。所述集成电路包含多个半导体 组件、多个感应放大器W及一处理电路。各个半导体组件用W表示一映像表中的一地址且 包括一第一输入/输出端、一第二输入/输出端、一电流路径W及一控制端。至少一电流调 整组件配置于至少一电流路径中W调整电流。每一个所述感应放大器连接至所述第二输入 /输出端且经配置w感应来自所述第二输入/输出端的电流，并判定出所述相应半导体单 元的一阔值电压。所述处理电路经配置W将由所述相应的感应放大器判定出的每一个所述 阔值电压分类成一第一状态和一第二状态，并在所述映像表中的所述相应地址上标记每一 个所述阔值电压的状态。在一些实施例中，所述至少一电流调整组件包括至少一渗杂物离 子、W及根据德布洛伊长度值BL)定义的电流路径的宽度或厚度中的任一者，且该电流路 径的长度长于该电流路径的宽度。在其它实施例中，所述至少一电流调整组件包括至少一 晶粒边界。
[0022] 根据一个实施例，提供了一种密码生成方法。所述密码生成的方法适用于具有多 个半导体组件的集成电路，各个半导体组件包括一第一输入/输出端、一第二输入/输出端 W及一电流路径。所述方法包括；判断一第一读取电压W及一参考电流；从该第二输入/输 出端感测一电流并确认对应的半导体组件的阀值电压，其中至少一电流调整组件配置于至 少一电流路径W调整电流；分类各个阀值电压为一第一状态与一第二状态；W及根据该阀 值电压的状态标记各个半导体组件于对应该映像表的地址。在一些实施例中，所述至少一 电流调整组件包括至少一渗杂物离子、W及根据德布洛伊长度值BL)定义的电流路径的宽 度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。在其它实施例中，所述 至少一电流调整组件包括至少一晶粒边界。
[0023] 根据一个实施例，将每一个已判定的阔值电压分类成第一状态和第二状态的步骤 进一步包括；将每一个阔值电压分类成第一状态、第二状态，W及第=状态。
[0024] 根据一个示范性实施例，提供了一种数据交换的方法。所述方法交换数据于第一 装置与第二装置之间。所述第二装置具有多个半导体组件，各个半导体组件包括一第一输 入/输出端、一第二输入/输出端、一电流路径W及一控制端。所述方法包含；提供封包的 第一组至该第一装置W通过网络传递至一第二装置，其中该封包的第一组包括读取电压的 顺序；通过使用该第二装置反应于该封包的第一组而产生该封包的第二组，并传递封包的 第二组至该第一装置；通过使用该第一装置中的识别管理单元比较该封包的第一组与该封 包的第二组，并产生一比较结果；根据该比较结果判断该第二装置是否允许与该第一装置 进行通信。此外，通过使用该第二装置反应于该封包的第一组而产生该封包的第二组的步 骤包括；配置各个半导体组件W表示地址于一映像表；判断一第一读取电压W及一参考电 流；从该第二输入/输出端感测一电流并确认对应的半导体组件的阀值电压，其中至少一 电流调整组件配置于至少一电流路径W调整电流；分类各个阀值电压为一第一状态与一第 二状态；W及根据该阀值电压的状态标记各个半导体组件于对应该映像表的地址。在一些 实施例中，所述至少一电流调整组件包括至少一渗杂物离子、W及根据德布洛伊长度值化） 定义的电流路径的宽度或厚度中的任一者，且该电流路径的长度长于该电流路径的宽度。 在其它实施例中，所述至少一电流调整组件包括至少一晶粒边界。
[0025] 总之，本发明的实施例中所描述的集成电路、密码生成方法W及数据交换方法可 在巧片生成物理不可克隆的识别效果。
[0026] 然而，应理解，此总结可能并不含有本发明的所有方面和实施例，并不意图W任何 方式进行限制或约束，并且如本文中所揭示的本发明为且将为所述领域的一般技术人员所 述理解W包括其中明显的改进和更改。
[0027] 为了使本发明的前述特征W及优点更加易于理解，下文将详细描述带有附图的实 施例。
【附图说明】
[002引图1为现有技术中在没有PUF的情况下的密钥维护模块的一个实例的结构示意 图；
[0029] 图2为具有嵌入的PUF的巧片的结构示意图；
[0030] 图3为PUF的概念的示意图；
[003U图4为PUF的独创性的示意图；
[003引图5为PUF的不可预测性的示意图；
[003引图6为PUF的再现性的示意图；
[0034] 图7为具有PUF的巧片的管理的示意图；
[0035] 图8为通过PUF实现的复制保护效果的示意图；
[0036] 图9为本发明一个实施例的具有在DBL附近的通道宽度W的翅片晶体管的结构示 意图；
[0037] 图10为本发明一个实施例的当在源极-通道界面存在负离子时的图9的翅片晶 体管的传导状态的示意图；
[003引图11为本发明的第一实施例的集成电路的结构示意图；
[0039] 图12为本发明的一个实例中的地址数据与感应到的相应半导体单元的Vt值之间 的关系不意图；
[0040] 图13为本发明在二维（2D)平面区域上的寻址示意图；
[0041] 图14为本发明一个实施例在负离子随机渗杂的情况下感应到的半导体单元的Vt 值的分布示意图；
[0042] 图15为本发明一个实施例在正离子随机渗杂的情况下感应到的半导体单元的Vt 值的分布示意图；
[0043] 图16为本发明一个实施例的表示半导体单元的Vt分布的在棋盘状图案上的黑白 分布的示意图；
[0044] 图17为本发明的第二实施例的元件结构示意图；
[0045] 图18为本发明的第S实施例的元件结构示意图；
[0046] 图19为本发明一个实施例的Vt分布中的读取电压与较低Vt峰（W)化及较高Vt峰 炬L)之间的关系示意图；
[0047] 图20为本发明的第四实施例的具有波动的读取电压、较低Vt