峰（W) W及较高Vt 峰炬L)之间的关系示意图；
[0048] 图21为本发明一个实施例的引起RTN的原因的示意图；
[0049] 图22为本发明一个实施例的当电子由界面陷阱（interhcetrap)捕获时的能带 图；
[0化日]图23为本发明一个实施例的由于RTN而使半导体单元从W的峰过渡到W与化之 间的间隔窗的示意图；
[CK)5U图24为本发明一个实施例的由于RTN而使半导体单元从W与化之间的间隔窗过 渡到W的峰的示意图；
[0化引图25为本发明一个实施例的由于RTN而使半导体单元从化的峰过渡到W与化 之间的间隔窗的示意图；
[0化引图26为本发明一个实施例的由于RTN而使半导体单元从W与化之间的间隔窗过 渡到化的峰的示意图；
[0054] 图27为本发明一个实施例的由于RTN而使Vt从在W中的电压改变成低于读取电 压的在间隔窗中的电压并朝向W回复的示意图；
[0055] 图28为本发明一个实施例的Vt从在W中的电压改变成高于读取电压的在间隔窗 中的电压并朝向W回复的示意图；
[0056] 图29为本发明一个实施例的Vt从在W内部朝向间隔窗改变的若干种情况的示意 图；
[0化7]图30为本发明一个实施例的Vt从在间隔窗内部改变至W的若干种情况的示意 图；
[0058] 图31为本发明一个实施例的Vt从在化内部朝向间隔窗改变的若干种情况的示 意图；
[0059] 图32为本发明一个实施例的Vt从在间隔窗内部改变至化的若干种情况的示意 图；
[0060] 图33为本发明的一个实施例的半导体单元晶体管（比特）的迭代感应的流程示 意图；
[0061] 图34为本发明的第五实施例的在半导体单元经受负离子和正离子的随机渗杂之 后的半导体单元的Vt分布的示意图；
[0062] 图35-图38为本发明一个实施例的正离子或负离子在衬底的表面上远离源极边 缘的示意图；
[0063] 图39和图40为本发明一个实施例的正离子和负离子也彼此抵消的两种情况的示 意图；
[0064] 图41为本发明的另一个实施例的示出的Vt分布的2D映射表的RGB棋盘状图案 的示意图；
[0065] 图42为本发明的第六实施例的Vt分布峰R、GW及B与两个读取电压（1)和（2) 之间的关系示意图；
[0066] 图43和图44为本发明的第六实施例的用于去除RTN的方法的流程示意图；
[0067] 图45为本发明的第八实施例的纳米线FET型半导体单元的结构W及相同的漏极 电流的不意图；
[0068]图46为本发明一个实施例的当在源极-通道界面存在负离子时的纳米线FET型 半导体单元的传导状态的示意图；
[0069] 图47为本发明一个实施例的纳米线FET型半导体单元的鸟廠视图；
[0070] 图48为本发明一个实施例的用于构成纳米线FET型半导体单元阵列的纳米线阵 列的鸟廠视图；
[0071] 图49为本发明一个实施例的纳米线FET型半导体单元阵列的鸟廠视图；
[0072] 图50为本发明一个实施例的纳米线FET型半导体单元的所有栅极连接到薄片型 公共字线（WL)的示意图；
[0073] 图51为本发明一个实施例的纳米线FET型半导体单元的栅极由薄片型公共字线 (WL)取代的的示意图；
[0074] 图52为本发明的第九实施例的=栅极纳米线单元半导体单元的鸟廠视图；
[0075] 图53为图52的S栅极纳米线半导体单元的阵列的示意图；
[0076] 图54为本发明一个实施例的=栅极纳米线半导体单元的所有栅极连接到薄片型 公共字线（WL)的示意图；
[0077] 图55为本发明一个实施例的S栅极纳米线半导体单元的栅极由薄片型公共字线 (WL)取代的示意图；
[007引图56为本发明一个实施例的环绕式栅极纳米线半导体单元的鸟廠视图；
[0079] 图57为56的环绕式栅极纳米线半导体单元的阵列的示意图；
[0080] 图58为本发明一个实施例的柱型半导体单元的鸟廠视图；
[0081] 图59为图58中所示的柱型半导体单元的阵列的示意图；
[0082] 图60为本发明一个实施例的不包括栅极的柱型半导体单元阵列的结构示意图；
[0083] 图61为一种通道的晶粒边界的晶粒示意图；
[0084] 图62为说明具有晶粒边界的晶体管组件W及不具有晶粒边界的晶体管组件的感 测Vt值的分布示意图；
[0085] 图63为说明不具有晶粒边界的翅片晶体管不意图；
[0086] 图64为说明具有位于通道的源极端的晶粒边界的翅片晶体管的导电状态的示意 图；
[0087] 图65为说明具有位于通道的中屯、的晶粒边界的翅片晶体管的导电状态的示意 图；
[008引图66为说明具有位于通道的漏极端的晶粒边界的翅片晶体管的导电状态的示意 图；
[0089]图67为根据本发明一个示范性实施例的数据交换系统的方块示意图；
[0090] 图68为根据本发明一个示范性实施例的数据交换的方法流程图。
【具体实施方式】
[0091] 现在参考附图来描述本发明的特定的实施例和实例。在附图和描述中，尽可能使 用相同的参考字符来指代相同或相似的部分。
[0092] 在下文的披露中，说明利用用于物理不可克隆函数的随机渗杂波动 (Random-DopantFlue化ation，简称；畑巧。必须注意的是，在下列示例性实施例中，场效应 晶体管被用作实例来说明本发明的构想，且因此第一输入/输出端可表示源极、第二输入/ 输出端可表示漏极、电流路径可表示通道，W及控制端可表示栅极；然而，前述实施例仅用 作示例性实施例且并不趋向于限制本发明的范围。事实上，本发明也可在若干其它CMOS兼 容的半导体元件上实现，诸如双极结型晶体管化ipolar化nctiontransistor,简称；BJT) 等。
[0093] 为了使借助于离子的Vt变化与常规技术相比更加显着，通道宽度W可缩减，而通 道长度L可不缩减。W的典型长度与德布洛伊长度值BL)相当，所述德布洛伊长度在娃材料 中一般约为9nm，而L的典型长度则比孤L大得多，例如，超过lOOnm。
[0094] 下文将讨论通道宽度W约为孤L的若干种情况。图9为本发明一个实施例的具有 在孤L附近的通道宽度W的翅片晶体管的结构示意图，如图9中所示。电子流从源极穿过 没有离子的通道流向漏极，其中源极连接接地电压，漏极连接漏极电压Vd。
[0095] 图10为本发明一个实施例的当在源极-通道界面存在负离子时的图9的翅片晶 体管的传导状态的示意图，如图10所示。如果负离子存在于源极-通道界面，那么电子流 将被负离子的峰电位反射而没有电流流过，该是因为由于狭窄通道（Si)使得电子无法绕 开离子。
[0096] 如上文所述，仅当离子位于在衬底的表面上的源极与漏极之间的界面上时，阔值 电压（Vt)才会显着地被影响。通过本发明中提出的半导体单元结构，此特征变得显着，其 中通道长度大于孤L且通道宽度约为DBL。
[0097] <第一实施例〉
[009引图11为本发明的第一实施例的集成电路的结构示意图。在图11中，集成电路700 包括多个场效应晶体管和多个感应放大器，其中每一个场效应晶体管经配置W表示映射表 中的地址且包括源极、漏极、通道W及栅极。在一些示例性实施例中，为了尽可能地最小化 源接点，一个源极由两个半导体单元共享且所有源极连接到公共源线（SL)上，如图11中 所示。串叠型半导体单元（源极由所述半导体单元共享）的两个漏极值）独立地连接到 感应放大器（S/A)。在此实例中，每一个感应放大器S/A被分配到地址数据（地址1，地址 2,地址3…W及地址2脚。半导体单元的数目是2N且串叠型半导体单元的数目是N。该些 感应放大器S/A感应每一个半导体单元的阔值电压，也就是，Vt(1)，Vt(2)，Vt(3)，…，W及 Vt(2N)。所有的栅极连接到公共字线（WL)上。在另一范例实施例中，集成电路700也可包 括处理电路750,所述处理电路750经配置W将由相应的感应放大器S/A判定的每一个阔 值电压￥1(1)，乂1(2)，乂1(3)，，-，^及￥1(2脚分类成第一状态和第二状态，并在映射表（例 如，图13或图16中所示的棋盘图样的映射表）中的相应地址上标记每一个阔值电压Vt(l)， Vt(2)，Vt(3)，…，W及Vt(2N)的状态。然而，应注意，处理电路750并不限于将阔值电压分 类成两种状态，且处理电路750也可根据不同的应用将阔值电压分类成=种状态。
[0099] 图12为本发明的一个实例中的地址数据与感应到的相应半导体单元的Vt值之间 的关系示意图，图12在左边示出了地址数据并在右边示出了感应到的相应半导体单元的阔 值电压。在一范例实施例中，假设为n型金氧半场效晶体管（Metal-Oxide-Semicon化ctor Field-EffectTransistor,简称；M0S阳T) (P型通道），其阔值电压在0、5V到0、8V周围波 动。此差异源自存在于娃衬底的表面上的源极边缘周围的负离子。一般认为，〇、5V对应于 负离子不存在于在娃衬底的表面上的源极边缘周围的情况，而〇、8V对应于负离子存在于 在娃衬底的表面上的源极边缘周围的情况。
[0100] 图13为本发明在二维（2D)平面区域上的寻址示意图，其中地址1，地址2…W及 地址2N被映射在棋盘状图案中。
[0101] 图14为本发明一个实施例在负离子随机渗杂的情况下感应到的半导体单元的Vt 值的分布示意图，如图14所示，右边的峰对应于负离子存在于在娃衬底的表面上的源极边 缘周围的情况。具有较高Vt的尾部源自存在于娃衬底的表面上的源极边缘周围的第二个或 更多的负离子。其它的峰对应于负离子不存在于娃衬底的表面上的源极边缘周围的情况。 属于右边的峰的半导体单元在棋盘上被描画成黑色炬L)，而其它半导体单元在棋盘上被描 画成白色（w)。
[0102] 图16为本发明一个实施例的表示半导体单元的Vt分布的在棋盘状图案上的黑白 分布的示意图，如图16所示，通过感应到的阔值电压的分布来判定棋盘状图案（也就是，映 射表）上的黑白布置。因为元件中负离子的位置在半导体单元间波动，所W棋盘状图案关 于随机渗杂波动而波动。
[0103] 在此实施例中，负离子可由正离子取代。图15为本发明一个实施例在正离子随机 渗杂的情况下感应到的半导体单元的Vt值的分布示意图，如图15中所示。就是使在此种 情况下，右边的峰也为黑色炬L)且另一个峰为白色（W)。W下实施例基本不变，只要黑白棋 盘状图案（图16中所示）W类似的方式由随机渗杂波动（RD巧而形成。
[0104] 用P型场效应晶体管（FieldEffectTransistor,简称；阳T) (n通道）取代n型 FET(p通道）也是有可能的。此处"FET"表示"场效应晶体管"。如图16中所示，就是使在 此种情况下，右边的峰也为黑色炬L)且另一个峰为白色（W)。W下实施例基本不变，只要黑 白棋盘状图案（图16)W类似的方式由随机渗杂波动（RD巧而制成。
[01化] < 第二实施例；元件结构〉
[0106] 图17为本发明的第二实施例的元件结构示意图，如图17所示，存在连接到公共字 线（WL)上的多个翅片式FET，公共字线（WL)的形状为板形，而每一个翅片式FET可满足通 道宽度（W)(也就是DBL)大约10皿的条件，且通道长度（L)比10皿大得多。注意，公共字 线（WL