异步信号同步电路的制作方法
【技术领域】
[0001]本发明涉及数字电路领域，尤其是一种信号在不同时钟域之间传输的异步信号同步电路。
【背景技术】
[0002]多时钟域的处理是系统级芯片(SOC)设计中的一个重要环节。如果对其中出现的特殊问题估计不足，将对设计造成灾难性后果。数据跨时钟域传输时如何保持系统的稳定，顺利完成数据的传输是每个设计者都需要关注的问题。
[0003]因为不同时钟域，每一个触发器都有其规定的建立(setup)和保持(hold)时间参数，在这个时间参数内，输入信号在时钟的上升沿附近是不允许发生变化的。如果在信号的建立时间中对其进行采样，得到的结果将是不可预知的，即亚稳态。在多时钟域中，在进行电路设计时，必须充分考虑时序对功能的影响，表面上看起来没有问题的电路可能会因为忽视了时序的重要性而实际上并不能真正达到设计的功能，造成多时钟域之间的同步失败。同步问题中最有可能出现的就是亚稳态的产生和传播。在异步设计中，完全避免亚稳态是不可能的。因此，设计的基本思路应该是:首先尽可能减少出现亚稳态的可能性，其次是尽可能减少出现亚稳态并给系统带来危害的可能性。
【发明内容】
[0004]本发明要解决的技术问题是提供一种异步信号同步电路，不仅能完成异步信号的同步，而且能防止信号在同步过程中出现亚稳态。
[0005]为了解决上述技术问题，本发明的异步信号同步电路，包括:
[0006]一输入逻辑单元，其包括一第一 D触发器，一第一与门，一或门，一非门；
[0007]所述第一 D触发器的输入端D端与所述第一与门的输出端相连接；所述第一 D触发器的时钟端输入输入时钟域的时钟CLKA ;第一 D触发器的输出端Q端与所述或门的一输入端相连接；该或门的另一输入端输入要处理的跨时钟域的输入异步脉冲信号；所述或门的输出端与所述第一与门的一输入端相连接；该第一与门的另一输入端与所述非门的输出端相连接；
[0008]一输出逻辑单元，其包括:一第二 D触发器，一第三D触发器，一第二与门；
[0009]所述第二 D触发器的输入端D端与所述第一 D触发器的输出端Q端相连接；所述第二 D触发器的输出端Q端与所述第三D触发器的输入端D端和所述输入逻辑单元中的非门的输入端相连接；所述第三D触发器的输出端Q端与所述第二与门的一输入端相连接；该第二与门的另一输入端与所述输入逻辑单元中的非门的输出端相连接；所述第二与门的输出端输出经过同步处理的输出信号；所述第二 D触发器和第三D触发器的时钟端输入输出时钟域的时钟CLKB。
[0010]采用本发明的异步信号同步电路在数字跨时钟域设计时，能够异步信号同步化，并且能有效的消除异步信号同步过程中产生的亚稳态问题。
[0011]本发明采用最少的逻辑单元来完成异步信号同步化的过程，仅用到三个D触发器、一个非门、两个与门和一个或门；大大简化了异步信号同步化的过程。
[0012]本发明支持不同频率时钟下的信号传输，包括从快时钟域到慢时钟域、慢时钟域到快时钟域以及相同时钟频率之间的传输；也包括了不同时钟相位信号之间的传输。
[0013]本发明对输入信号之间的时间间隔要求最小，在输入时钟域的时钟频率小于输出时钟域的时钟频率时，对输入异步脉冲信号间隔无限制，在输入时钟域的时钟频率大于输出时钟域的时钟频率时，输入异步脉冲信号时间间隔可以做到最小。
【附图说明】
[0014]下面结合附图与【具体实施方式】对本发明作进一步详细的说明:
[0015]图1是所述异步信号同步电路结构图；
[0016]图2是异步信号在输入时钟为高频，输出时钟为低频时的波形图；
[0017]图3是异步信号在输入时钟为低频，输出时钟为高频时的波形图。
【具体实施方式】
[0018]所述异步信号同步电路是一种在不同时钟域之间传输的同步电路，不仅能完成异步信号的同步过程，而且还能防止信号在同步过程中出现的亚稳态问题。
[0019]参见图1所示，所述异步信号同步电路，包括一输入逻辑单元和一输出逻辑单元。
[0020]所述输入逻辑单元，包括一个第一 D触发器Dl，一个两输入端的第一与门ANDl，一个两输入端或门0R，一个非门INV。
[0021]所述第一 D触发器Dl的输入端D端与所述第一与门ANDl的输出端连接；所述第一 D触发器Dl的时钟端CLK输入输入时钟域的时钟CLKA ;所述第一 D触发器Dl的输出端Q与所述或门OR的一输入端相连接，其连接的节点记为DlQ ;所述或门OR的另一输入端输入要处理的跨时钟域的输入异步脉冲信号async_in ;所述或门OR的输出端与第一与门ANDl的一输入端相连接；第一与门ANDl的另一个输入端与非门INV的输出端相连接。
[0022]所述输出逻辑单元，包括一个第二 D触发器D2，一个第三D触发器D3，一个两输入端的第二与门AND2。
[0023]第二 D触发器D2的输入端D端与第一 D触发器Dl的输出端相连接；第二 D触发器D2的输出端与第三触发器D3的输入端D端和所述输入逻辑单元中的非门INV的输入端相连接，其连接的节点记为D2Q。第三D触发器D3的输出端Q与第二与门AND2的一个输入端相连接，其连接的节点记为D3Q ;第二与门AND2的另一个输入端与所述输入逻辑单元中的非门INV的输出端相连接。所述第二与门AND2的输出端输出的是经过同步处理的输出信号synC_out。第二 D触发器D2和第三D触发器D3的时钟端CLK输入输出时钟域的时钟CLKB0
[0024]所述输入逻辑单元用于锁存输入异步脉冲信号，锁存第一 D触发器的输出信号，将第一 D触发器的输出信号反馈到输入端，使第一 D触发器的输出一直有效，直到被所述输出逻辑单元中的第二 D触发器采样到；接收反馈信号并在反馈信号的控制下清除原来锁存的输入脉冲信号，准备下一次输入脉冲信号的接收。
[0025]所述输出逻辑单元用于将所述输入逻辑单元锁存的输入异步脉冲信号经过两级D触发器打拍，产生输出时钟域时钟宽度的输出脉冲信号；最终完成信号的跨时钟域传输，消除亚稳态。
[0026]结合图2所示，当输入时钟域的时钟频率大于输出时钟域的