专利名称：同步信号检测电路装置及其该装置检测同步信号的检测方法
技术领域：
本发明涉及一种OFDM(Orthogonal Frequency Division Multiplexing)通信系统中的同步信号检测电路装置及该装置检测同步信号的检测方法。
图3是同步信号检测器相关峰值输出示意图；图4是短特征码实部互相关运算的数模混合电路结构示意图；图5是短特征码实部互相关运算的数字电路结构示意；图表1是量化前的短特征码Short Symbol值；图表2是量化后的短特征码Short Symbol量化值；图表3是量化前的长特征码Long Symbol值；图表4是量化后的长特征码Long Symbol量化值；具体实施方式
由
图1及其它附图、诸图表，本发明涉及一种同步信号检测电路装置，该装置至少包括一互相关运算器、一相关峰值检出器，其中，所述互相关运算器是由输入采样信号与特征码信号作互相关运算的互相关运算器，所述相关峰值检出器是接收所述互相关运算器输出的互相关信号与预先设定的门阀电压进行比较后检测出同步头的相关峰值运算器，且所述的互相关运算器其信号输出端与所述的相关峰值运算器的信号输入端相连接。并且，所述的互相关运算器包括至少一组特征码实部和特征码虚部各自分别与输入实部或输入虚部做互相关运算的互相关运算电路，所述互相关运算电路的输出端分别与至少一组加法电路相连，所述加法电路其输入端与平方和运算电路相连，所述平方和运算电路与峰值检出器的输入端相连。并且，所述的互相关运算器可以是一种如图4所示的数模混合互相关运算器，且由至少一组取样保值电路、一组反向运算放大器构成。并且，所述的互相关运算器可以是一种如图5所示的数字互相关运算器，且由至少一组十六个并行数字开关SWBank1、一组用于控制十六个并行数字开关的十六位移位寄存器SR，一组由并行数字开关SWBank1控制并且与输入信号连接的复数位寄存器组RegBank，一组用于实现取值为0，1，-1的特征码与输入信号相乘运算的十六级移位寄存器对(Cx0，Cx1，x为0至15的整数值)，一组与加法器连接的由移位寄存器对(Cx0，Cx1)控制的开关SWBank2，一组与控制开关SWBank2连接的加法器ADDB构成，并且用于控制十六个并行数字开关SWBank1的十六位移位寄存器SR的初始状态可设为1000000000000000；用于实现取值为0，1，-1的特征码与输入信号相乘运算的十六级2比特移位寄存器对(Cx0，Cx1)的初始状态可设为(0，0)(1，0)(0，0)(0，0)(0，0)(1，0)(0，0)(0，0)(1，0)(0，0)(0，1)(0，1)(0，1)(0，0)(1，0)(0，0)，并且移位寄存器SR及移位寄存器对的移位动作由与输入信号具有相同频率的时钟信号进行控制。同时，利用所述的装置其检测同步信号的检测方法，该方法包括对互相关运算器、相关峰值检出器中的特征码、特征码与输入采样信号、输入模拟信号与采样保持器输出模拟信号及相关峰值、同步头的算式处理步骤，其中，同步头信号的算式是s(t)=Σn=0M-1aC(t-nN)......(1);]]>式中，S(t)为同步信号且由M个特征信号组成，a为表示信道衰减系数的一个常数，C(t)为特征码信号，可以是实数或复数信号，N为特征码信号码元的个数；特征码信号由N个码元组成且算式是C(t)=Σi=0N-1ci(t-iT).......(2);]]>式中，ci(t)代表长度为T的一个码元；特征信号的码元与采样信号的算式是 =Σm=0N-1{Re{s(m)}+jIm{s(m)}}{Re{C(m-k)}-jIm{C(m-k)}}.....(3);]]>=Σm=0N-1Re{s(m)}Re{C(m-k)}+Σm=0N-1Im{s(m)}Im{C(m-k)}]]>+jΣm=0N-1Im{s(m)}Re{C(m-k)}-jΣm=0N-1Re{s(m)}Im{C(m-k)}]]>式中，s(m)为接受到的信号的复数采样值， 为码元的共轭值，Re{ }，Im{ }表示复数的实部和虚部；并且，所述特征码信号分为短特征码信号和长特征码信号，所述短特征码信号的复数的实部和虚部其量化处理式分别是 所述长特征码信号的复数的实部和虚部其量化处理式分别是 并且，所述短特征码信号的实部与输入采样信号的互相关运算式是Σm=0N-1Re{s(m)}Re{C(m-k)}=a{SH10+SH11+SH12-SH1-SH5-SH8-SH14}..(8).]]>另外，所述的同步头信号是一种能够被连续检测到峰值的且相邻峰值之间的间隔与算式算出的间隔长度相一致的由相关峰值检出器检测出的同步头信号。
图1所表示的是互相关运算器与相关峰值检出器之间的结构关系，显然，如何检测到同步信号取决于相关峰值检出器的前端输出信号，其工作原理亦可由图4或图5示之。如果说接收到的无线信号中的同步信号s(t)是由M个特征信号组成的话，那么通过算式(1)、算式(2)即可算出同步信号及特征信号的值。并且，在算式2中码元ci可以取实数值或复数值。当ci为非整数时，为了简化电路的复杂性，可以根据实际需要进行量化处理。当然，对接收信号采样后，与特征信号的码元进行如算式(3)所示的互相关运算，即可得到如图3所示的具有相关峰值的输出信号，其相关峰值的时间间隔为N×T。对于互相关运算器输出的互相关信号，相关峰值检出器通过预先设置的门阀电压检出具有较高电压的相关输出信号。由于同步信号的相关输出中包含有相邻峰值间隔时间为NT的N个相关峰值，因此通过判断相关输出信号中的相邻峰值的间隔时间及峰值的个数，就可以判定接收到的信号是否含有同步头信号。
基于IEEE802.11a或HiperLAN2标准的宽带无线局域网假定的同步信号由10个长度为0.8微秒(16个采样值)的短特征信号(Short Symbol)和2个长度为1.6微秒(32个采样值)的长特征信号(Long Symbo1)组成。参照图表1，现将本发明应用于基于IEEE802.11a或HiperLAN2标准的宽带无线局域网(Broadband Wireless LAN)通信系统时，为了简化电路的实现复杂性同时保持必要的运算精度，由算式(4)、(5)即可对图表1中的定点小数码元的实部和虚部进行量化处理。量化后的结果如图表2所示。同理，算式(6)(7)是针对图表3，即对每个长特征信号的定点小数码元的实部和虚部进行量化处理算式，其量化值如图表4所示。另外，在算式(3)中所示的复数互相关运算，由四项具有相似结构的实数互相关运算电路组成。因此，在说明其互相关运算电路的设计方法时可以短特征信号的实部与输入信号的实部的互相关运算为例揭示彼此之间的关系。算式(8)可以用图4或图5所示电路加以实现。图4所示的是互相关运算数模混合电路结构，图中的SH1至SH14代表十四个采样保持电路，NAMP1和NAMP2代表两个反向运算放大器，电容器的容量按图中的比例取值。当输入模拟信号在动作时钟信号的控制下，经采样保持电路后，逐级移位，采样保持电路的输出模拟信号直接加到多输入加减运算电路中去，得到的输出模拟信号由算式(9)表示。Aout=14{SH10+SH11+SH12-SH1-SH5-SH8-SH14}...(9).]]>并且，所述的互相关运算器可以是一种如图5所示的数字互相关运算器，且由至少一组十六个并行数字开关SWBank1、一组用于控制十六个并行数字开关的十六位移位寄存器SR，一组由并行数字开关SWBank1控制并且与输入信号连接的复数位寄存器组RegBank，一组用于实现取值为0，1，-1的特征码与输入信号相乘运算的十六级移位寄存器对(Cx0，Cx1，x为0至15的整数值)，一组与加法器连接的由移位寄存器对(Cx0，Cx1)控制的开关SWBank2，一组与控制开关SWBank2连接的加法器ADDB构成，并且用于控制十六个并行数字开关SWBank1的十六位移位寄存器SR的初始状态可设为1000000000000000；用于实现取值为0，1，-1的特征码与输入信号相乘运算的十六级2比特移位寄存器(Cx0，Cx1)的初始状态可设为(0，0)(1，0)(0，0)(0，0)(0，0)(1，0)(0，0)(0，0)(1，0)(0，0)(0，1)(0，1)(0，1)(0，0)(1，0)(0，0)。并且移位寄存器SR及移位寄存器对的移位动作由与输入信号具有相同频率的时钟信号控制。
以上过程仅介绍了短特征码与输入信号的互相关运算的电路实现方法，对于长特征码与输入信号的互相关运算，只需将上述电路中的短特征码改为长特征码并将相应的电路单元数作一下调整即可利用相似的电路结构实现。
图表1 IEEE802.11a标准规定的Short Symbol值
图表2 IEEE802.11a标准规定的Short Symbol值的量化值
图表3 IEEE802.11a标准规定的Long Symbol值
图表4 IEEE802.11a标准规定的Long Symbol值的量化值
权利要求
1.一种同步信号检测电路装置，至少包括一互相关运算器、一相关峰值检出器，其特征是，所述互相关运算器是由输入采样信号与特征码信号作互相关运算的互相关运算器，所述相关峰值检出器是接收所述互相关运算器输出的互相关信号与预先设定的门阀电压进行比较后检测出同步头的相关峰值运算器，且所述的互相关运算器其信号输出端与所述的相关峰值运算器的信号输入端相连接。
2.根据权利要求1所述的同步信号检测电路装置，其特征是，所述的互相关运算器包括至少一组特征码实部和特征码虚部各自分别与输入实部或输入虚部做互相关运算的互相关运算电路，所述互相关运算电路的输出端分别与至少一组加法电路相连，所述加法电路其输入端与平方和运算电路相连，所述平方和运算电路与峰值检出器的输入端相连。
3.根据权利要求1或2所述的同步信号检测电路装置，其特征是，所述的互相关运算器是一种数模混合互相关运算器，且由至少一组取样保值电路、一组反向运算放大器构成。
4.根据权利要求1或2所述的同步信号检测电路装置，其特征是，所述的互相关运算器是一种对取值仅为0，-1，1的特征码，而对输入的模拟信号经A/D转换后进行互相关运算的数字互相关运算器，且由至少一组十六个并行数字开关SWBank1、一组用于控制十六个并行数字开关的十六位移位寄存器SR，一组由并行数字开关SWBank1控制并且与输入信号连接的复数位寄存器组RegBank，一组用于实现取值为0，1，-1的特征码与输入信号相乘运算的十六级2比特移位寄存器对(Cx0，Cx1，x为0至15的整数值)，一组与加法器连接的由移位寄存器对控制的开关SWBank2，一组与控制开关SWBank2连接的加法器ADDB构成。并且用于控制十六个并行数字开关SWBank1的十六位移位寄存器SR的初始状态可设为1000000000000000；十六级二比特移位寄存器对(Cx0，Cx1)的初始状态可设为(0，0)(1，0)(0，0)(0，0)(0，0)(1，0)(0，0)(0，0)(1，0)(0，0)(0，1)(0，1)(0，1)(0，0)(1，0)(0，0)，并且移位寄存器SR及移位寄存器对的移位动作由与输入信号具有相同频率的时钟信号控制的电路构成。
5.一种如权利要求1所述的装置其检测同步信号的检测方法，其特征是，所述方法包括对互相关运算器、相关峰值检出器中的特征码、特征码与输入采样信号、输入模拟信号与采样保持器输出模拟信号及相关峰值、同步头的算式处理步骤，其中，同步头信号的算式是s(t)=Σn=0M-1aC(t-nN)........(1);]]>式中，S(t)为同步信号且由M个特征信号组成，a为表示信道衰减系数的一个常数，C(t)为特征码信号，可以是实数或复数信号，N为特征码信号码元的个数；特征码信号由N个码元组成且算式是C(t)=Σi=0N-1ci(t-iT)......(2);]]>式中，ci(t)代表长度为T的一个码元；特征信号的码元与采样信号的算式是 =Σm=0N-1{Re{s(m)}+jIm{s(m)}}{Re{C(m-k)}-jIm{C(m-k)}}....(3);]]>=Σm=0N-1Re{s(m)}Re{C(m-k)}+Σm=0N-1Im{s(m)}Im{C(m-k)}]]>+jΣm=0N-1Im{s(m)}Re{C(m-k)}-jΣm=0N-1Re{s(m)}Im{C(m-k)}]]>式中，s(m)为接受到的信号的复数采样值， 为码元的共轭值，Re{ }，Im{ }表示复数的实部和虚部；并且，所述特征码信号分为短特征码信号和长特征码信号，所述短特征码信号的复数的实部和虚部其量化处理式分别是 所述长特征码信号的复数的实部和虚部其量化处理式分别是
6.根据权利要求5所述的检测方法，其特征是，所述短特征码信号的实部与输入采样信号的互相关运算式是Σm=0N-1Re{s(m)}Re{C(m-k)}=a{SH10+SH11+SH12-SH1-SH5-SH8-SH14}...(8).]]>
7.根据权利要求5所述的检测方法，其特征是，所述的同步头信号是一种能够被连续检测到峰值的且相邻峰值之间的间隔与算式算出的间隔长度相一致的由相关峰值检出器检测出的同步头信号。
全文摘要
本发明涉及一种OFDM通信系统同步信号检测电路装置及其该装置检测同步信号的检测方法，所述装置至少包括一互相关运算器、一相关峰值检出器，其中，所述互相关运算器是由输入采样信号与特征码信号作互相关运算的互相关运算器，所述相关峰值检出器是接收所述互相关运算器输出的互相关信号与预先设定的门阀电压进行比较后，通过对相邻峰值的时间间隔的判定，检测出同步头的相关峰值运算器，且所述的互相关运算器其信号输出端与所述的相关峰值运算器的信号输入端相连接。以该装置检测同步信号的检测方法包括对互相关运算器、相关峰值检出器中的信号的定义并且对定义中的特征码、特征码与输入采样信号、寄存器及其设定的初值、输入模拟信号与采样保持器输出模拟信号及相关峰值、同步头的算式处理步骤，最终实现同步信号的检测。
文档编号H04L27/26GK1427564SQ0114455
公开日2003年7月2日 申请日期2001年12月20日 优先权日2001年12月20日
发明者陈杰, 蔡春雷, 寿国梁, 吴南健, 杨军 申请人:北京六合万通微电子技术有限公司