时钟频率，且相位关系不确定时，输入异步脉冲信号async_in经所述或门OR输入端输入,或门OR的输出为高电平。由于D2Q端的初始值为低电平，经反相器INV反相后，反相器INV输出为高电平，此时就保证了第一与门ANDl的两个输入端都为高电平，第一 D触发器Dl的输入端D端(即图2中的DID)为高电平。
[0027]在输入时钟域时钟CLKA有效时,第一 D触发器Dl的输入端D端的输入异步脉冲信号传送到第一 D触发器Dl的输出端Q端(即图2中的D1Q)。此时，如果输出时钟域时钟CLKB的上升沿还没有到来，那么就可以保证反相器INV的输出端为高电平。由于DlQ端为高，则保证或门OR的输出端为高电平，进而第一 D触发器Dl的输入端D端保持为高电平，则在时钟CLKA的下一个时钟来时候，保证DlQ端继续为高，这样就达到了一个锁存的效果。如果时钟CLKB的上升沿不来，那么第一 D触发器Dl的输出端D端就一直为高。
[0028]当输出时钟域的时钟CLKB到来时，第二 D触发器D2的输出端Q端为高，进而使第一 D触发器Dl的输入端D端变为低电平，在下一个时钟CLKA到来时，第一 D触发器Dl的输出端Q端变为低电平；在下一个时钟CLKB到来时第二 D触发器D2的输出端Q端变为低电平，这样在第二 D触发器D2的输出端Q端就形成了一个输出时钟域时钟CLKB宽度的脉冲信号。已经经过第二 D触发器D2打一拍的信号再经过第三D触发器D3打一拍，就完成了异步信号锁存及消除亚稳态的过程。
[0029]结合图3所示，当输入时钟域时钟CLKA频率小于输出时钟域时钟CLKB频率，且相位关系不确定时，输入异步脉冲信号async_in经所述或门OR输入端输入，或门OR的输出为高电平。由于D2Q端的初始值为低电平，经反相器INV反相后，反相器INV输出为高电平，此时就保证了第一与门ANDl的两个输入端都为高电平，第一 D触发器Dl的输入端D端为高电平。
[0030]在输入时钟域时钟CLKA有效时，第一 D触发器Dl的输入端D端的输入异步脉冲信号传送到第一 D触发器Dl的输出端Q端(即图3中的D1Q)。在输出时钟域时钟CLKB到来时，将DlD端数据传送到DlQ端，在下一个CLKB时候，D2Q端为高电平，则使DlD端为低电平，则在接下来输入时钟域时钟CLKA到来时，DlQ端变为低电平。再接下来的输出时钟域时钟CLKB到来时D2Q端变为低电平。已经经过第二 D触发器D2打了一拍的信号再经过第三D触发器D3打一拍，就完成了异步信号锁存及消除亚稳态的过程。
[0031]图2、3中，同步后的输出信号为sync_out。图1中D3Q端的波形参见图3所示。
[0032]所述异步信号同步电路，将输入时钟域的一个脉冲信号同步为输出时钟域的一个脉冲信号；支持任意频率输入时钟域时钟CLKA以及任意频率的输出时钟域时钟CLKB信号同步，且对于输入时钟域时钟CLKA和输出时钟域时钟CLKB的相位关系没有要求。
[0033]以上所述是本发明的【具体实施方式】，本发明的保护范围不仅局限在上述实现原理，对于本领域的技术人员来说，在不脱离本发明原理的前提下作出的若干改进和润饰，也应视本发明的保护范围。
【主权项】
1.一种异步信号同步电路，其特征在于，包括: 一输入逻辑单元，其包括一第一 D触发器，一第一与门，一或门，一非门； 所述第一 D触发器的输入端D端与所述第一与门的输出端相连接；所述第一 D触发器的时钟端输入输入时钟域时钟CLKA ;第一 D触发器的输出端Q端与所述或门的一输入端相连接；该或门的另一输入端输入要处理的跨时钟域的输入异步脉冲信号；所述或门的输出端与所述第一与门的一输入端相连接；该第一与门的另一输入端与所述非门的输出端相连接; 一输出逻辑单兀，其包括:一第二 D触发器,一第三D触发器,一第二与门； 所述第二 D触发器的输入端D端与所述第一 D触发器的输出端Q端相连接；所述第二D触发器的输出端Q端与所述第三D触发器的输入端D端和所述输入逻辑单元中的非门的输入端相连接；所述第三D触发器的输出端Q端与所述第二与门的一输入端相连接；该第二与门的另一输入端与所述输入逻辑单元中的非门的输出端连接；所述第二与门的输出端输出经过同步处理的输出脉冲信号；所述第二 D触发器和第三D触发器的时钟端输入输出时钟域的时钟CLKB。
2.如权利要求1所述的异步信号同步电路，其特征在于:所述输入逻辑单元用于锁存输入异步脉冲信号，锁存第一 D触发器的输出信号，将第一 D触发器的输出信号反馈到输入端，使第一 D触发器的输出一直有效,直到被所述输出逻辑单兀中的第二 D触发器米样到；接收反馈信号并在反馈信号的控制下清除原来锁存的输入脉冲信号，准备下一次输入脉冲信号的接收； 所述输出逻辑单元用于将所述输入逻辑单元锁存的输入异步脉冲信号经过两级D触发器打拍，产生输出时钟域时钟宽度的输出脉冲信号；最终完成信号的跨时钟域传输，消除亚稳态。
3.如权利要求1或2所述的异步信号同步电路，其特征在于:支持任意频率输入时钟域时钟CLKA以及任意频率的输出时钟域时钟CLKB信号同步，且对于输入时钟域时钟CLKA和输出时钟域时钟CLKB的相位关系没有要求。
【专利摘要】本发明公开了一种异步信号同步电路，包括：一输入逻辑单元，其包括，一第一D触发器，一第一与门，一或门，一非门；一输出逻辑单元，其包括，一第二D触发器，一第三D触发器，一第二与门。输入逻辑单元用于锁存输入异步脉冲信号和第一D触发器的输出信号，将第一D触发器的输出信号反馈到输入端，使第一D触发器的输出一直有效，直到被第二D触发器采样到；并在反馈信号的控制下清除原来锁存的输入脉冲信号，准备下一次输入脉冲信号的接收；输出逻辑单元用于将锁存的输入异步脉冲信号经过两级D触发器打拍，产生输出时钟域时钟宽度的输出脉冲信号，消除亚稳态。本发明不仅能完成异步信号的同步，而且能防止信号在同步过程中出现亚稳态。
【IPC分类】H03K19-0175
【公开号】CN104767516
【申请号】CN201410005073
【发明人】丁兆健
【申请人】上海华虹集成电路有限责任公司
【公开日】2015年7月8日
【申请日】2014年1月6日