描述的，由此使得本领域其它技术人员能够 将本发明理解用于各种实施例并且利用各种变型同样适用于预期的特定用途。旨在通过下 面的权利要求及其等同替换来限定本发明的范围。
【主权项】
1. 一种集成电路器件，包括： 第一半导体衬底，具有相对的顶侧表面和背侧表面；和 第一导体，完全穿过所述第一衬底延伸，所述第一导体在第一端被电连接至所述第一 衬底的顶侧表面上的第一点并且在第二端被电连接至所述第一衬底的背侧表面上的第二 点。
2. 根据权利要求1所述的器件，其中所述第一衬底包括在所述第一衬底的顶侧表面处 的P型轻掺杂衬底和P型重掺杂接触焊盘， 其中所述第一点在所述P型重掺杂接触焊盘上。
3. 根据任一前述权利要求所述的器件，进一步包括： 绝缘层，在所述第一衬底的所述背侧表面上，所述绝缘层具有使所述第一导体的所述 第二端和所述第一衬底的在其背侧上的特定区域两者都暴露的开口；和 在所述开口中的传导性材料，将所述第一导体的所述第二端与所述特定区域电连接。
4. 根据任一前述权利要求所述的器件，进一步包括： 附加的TSV，穿过所述第一衬底； 绝缘层，在所述第一衬底的所述背侧表面上；和 多个RDL导体，在所述绝缘层的所述背侧上， 其中所述附加的TSV通过所述绝缘层中的过孔被电连接至所述RDL导体中的一个，并 且 所述第一导体未连接至所述第一衬底的所述背侧上的任何RDL导体。
5. 根据任一前述权利要求所述的器件，进一步包括： 另外的TSV，穿过所述第一衬底；和 附加的集成电路芯片，位于所述绝缘层的所述背侧上， 其中所述另外的TSV被电连接至所述附加的集成电路芯片上的导体；并且 所述第一导体与在所述附加的集成电路芯片上的所有导体绝缘。
6. 根据任一前述权利要求所述的器件，其中所述第一导体沿其整个长度与所述第一衬 底绝缘。
7. -种用于制作集成电路器件的方法，包括以下步骤： 提供具有相对的顶侧表面和背侧表面的第一半导体衬底；和 形成完全穿过所述第一衬底延伸的第一导体，所述第一导体在第一端被电连接至所述 第一衬底的顶侧表面上的第一点并且在第二端被电连接至所述第一衬底的背侧表面上的 第二点。
8. 根据权利要求7所述的方法，其中所述形成第一导体的步骤包括以下步骤： 在所述第一衬底的所述背侧表面上形成绝缘层； 开设使所述第一导体的所述第二端和所述第一衬底的在其背侧上的特定区域两者都 暴露的过孔；和 在所述过孔中形成将所述第一导体的所述第二端与所述特定区域电连接的传导性材 料。
9. 根据权利要求7至8中的任一项所述的方法，进一步包括以下步骤： 形成穿过所述第一衬底的附加的TSV; 形成在所述衬底的所述背侧上的多个RDL导体； 将所述附加的TSV电连接至所述RDL导体中的一个；和 使所述第一导体与在所述衬底的所述背侧上的所有RDL导体绝缘。
10. 根据权利要求7至9中的任一项所述的方法，进一步包括以下步骤： 形成穿过所述第一衬底的另外的TSV;和 提供位于所述第一半导体衬底的所述背侧上的附加的半导体衬底， 将所述另外的TSV电连接至所述附加的衬底上的导体；和 使所述第一导体与在所述附加的衬底上的所有导体绝缘。
11. 根据权利要求7至10中的任一项所述的方法，进一步包括使所述第一导体沿其整 个长度与所述第一衬底绝缘。
12. -种用于制作集成电路器件的方法，包括以下步骤： 提供具有相对的顶侧表面和背侧表面的第一半导体衬底；和 形成完全穿过所述第一衬底延伸的第一导体，所述第一导体在第一端被电连接至所述 第一衬底的顶侧表面上的第一点；和 形成在所述绝缘层的所述背侧上的多个RDL导体；和 使所述第一导体与在所述第一衬底的所述背侧上的所有RDL导体绝缘。
13. 根据权利要求12所述的方法，进一步以下步骤： 形成穿过所述第一衬底的附加的TSV;和 将所述附加的TSV电连接至所述RDL导体中的一个。
14. 一种用于制作集成电路器件的方法，包括以下步骤： 提供具有相对的顶侧表面和背侧表面的第一半导体衬底； 形成完全穿过所述第一衬底延伸的第一导体； 将所述第一导体的第一端电连接至所述第一衬底的顶侧表面上的第一点； 提供在所述第一衬底的所述背侧上的附加的集成电路芯片；和 使所述第一导体与在所述附加的集成电路芯片上的所有导体绝缘。
15. 根据权利要求14所述的方法，进一步包括以下步骤： 形成穿过所述第一衬底的附加的TSV;和 将所述附加的TSV电连接至所述附加的集成电路芯片上的导体。
16. -种三维集成电路，包括： 在固定结构中竖直堆叠的多个集成电路芯片，所述多个芯片包括具有相对的顶侧表面 和背侧表面的第一芯片；和 第一导体，完全穿过所述第一芯片延伸，所述第一导体在第一端被电连接至所述第一 芯片的顶侧表面上的第一点并且在第二端被电连接至所述第一芯片的背侧表面上的第二 点。
17. 根据权利要求16所述的三维集成电路，其中所述第一芯片在所述第一芯片的所述 背侧上不具有RDL导体。
18. -种三维集成电路，包括： 在固定结构中竖直堆叠的多个集成电路芯片，所述多个芯片包括具有相对的顶侧表面 和背侧表面的第一芯片； 第一导体，完全穿过所述第一芯片延伸，所述第一导体在第一端被电连接至所述第一 芯片的顶侧表面上的第一点；和 多个RDL导体，在所述第一芯片的所述背侧上； 其中所述第一导体与在所述第一芯片的所述背侧上的所有RDL导体绝缘。
19. 一种三维集成电路，包括： 在固定结构中竖直堆叠的多个集成电路芯片，所述多个芯片包括具有相对的顶侧表面 和背侧表面的第一芯片以及与所述第一芯片的所述背侧相邻堆叠的附加的芯片；和 第一导体，完全穿过所述第一芯片延伸，所述第一导体在第一端被电连接至所述第一 芯片的顶侧表面上的第一点， 其中所述第一导体与在所述附加的芯片上的所有导体绝缘。
20. -种用于设计三维集成电路的方法，包括以下步骤： 利用计算机系统依赖于提供的用于所述三维集成电路的第一芯片的集成电路设计开 发用于所述第一芯片的布图，所述第一芯片具有相对的顶侧表面和背侧表面；和 提供用于制造所述第一芯片的所述布图，其中所述布图标识用于以下步骤的掩模特 征： 形成完全穿过所述第一芯片延伸的第一导体；和 形成将所述第一导体的第一端电连接至所述第一芯片的顶侧表面上的第一点并且将 所述第一导体的第二端电连接至所述第一芯片的背侧表面上的第二点的传导性路径。
21. -种非瞬态计算机可读存储介质，其存储当由处理器执行时引起计算机系统执行 用于设计三维集成电路的方法的指令，所述方法包括： 限定在固定结构中竖直堆叠的多个集成电路芯片，所述多个集成电路芯片包括具有相 对的顶侧表面和背侧表面的第一芯片；和限定完全穿过所述第一芯片延伸的第一导体，所 述第一导体在第一端被电连接至所述第一芯片的顶侧表面上的第一点并且在第二端被电 连接至所述第一芯片的背侧表面上的第二点。
22. -种集成电路器件，包括： 第一半导体衬底，具有相对的顶侧表面和背侧表面； 第一导体，完全穿过所述第一衬底延伸，所述第一导体在第一端被电连接至所述第一 衬底的顶侧表面上的第一点； 多个RDL导体，在所述第一衬底的所述背侧上， 其中所述第一导体与在所述第一衬底的所述背侧上的所有RDL导体绝缘。
23. 根据权利要求22所述的器件，进一步包括： 穿过所述衬底的附加的TSV， 其中所述附加的TSV被电连接至所述RDL导体中的一个。
24. -种集成电路器件，包括： 第一半导体衬底，具有相对的顶侧表面和背侧表面； 第一导体，完全穿过所述第一衬底延伸，所述第一导体在第一端被电连接至所述第一 衬底的顶侧表面上的第一点；和 附加的集成电路芯片，位于所述第一衬底的所述背侧上， 其中所述第一导体与在所述附加的衬底上的所有导体绝缘。
25.根据权利要求24所述的器件，进一步包括： 穿过所述第一衬底的附加的TSV， 其中所述附加的TSV被电连接至所述附加的集成电路芯片上的导体。
【专利摘要】粗略描述的一种集成电路器件具有完全穿过衬底延伸的导体，其在一端被连接至衬底的顶侧表面并且在另一端被连接至衬底的背侧表面。在各种实施例中，导体与在衬底的背侧上的所有RDL导体绝缘，和/或与3D集成电路结构中的任何下方相邻的芯片上的所有导体和器件特征绝缘。还描述了制造方法。
【IPC分类】H01L23-48
【公开号】CN104718618
【申请号】CN201380053490
【发明人】J·卡瓦, V·莫洛兹
【申请人】美商新思科技有限公司
【公开日】2015年6月17日
【申请日】2013年8月29日
【公告号】DE112013004261T5, US20140061936, US20140061943, US20140065821, WO2014036291A1