不需要。"衬底"同样也应用于整个晶片或从晶片上切下的巧片。
[0039] 接下来，参见图5B，通过诸如离子注入或渗杂剂扩散等已知技术形成N阱430。注 意，虽然图中示出的扩散区域在本文中被称作"扩散"区域，但应该理解的是，该仅是为了方 便并且在很多实施例中它们可W实际上由诸如离子注入等的其它方法形成。
[0040] 在形成N阱430之后，通过已知技术形成栅极堆叠428和438。接着使用已知的 自对准技术来形成用于NMOS晶体管418的化扩散422和424W及用于PMOS晶体管420 的P+扩散432和434。在该时还形成接触焊盘425和435。接下来，诸如通过形成并图案 化光致抗蚀剂层并且利用经图案化的光致抗蚀剂作为用于蚀刻沟槽的蚀刻掩模等，将沟槽 540和542蚀刻到晶片中。接着可W通过例如等离子蚀刻将光致抗蚀剂去除。沟槽540和 542在深度上延伸超过大约50微米，但不穿过整个衬底416。
[0041] 接下来，将绝缘材料448形成在沟槽540和542内并对它们的壁加衬。例如，可W 在沟槽侧壁之上生长或沉积出Si化或其它电介质。也可W使用其它绝缘材料，也可W是一 起充当绝缘体或电介质的材料的组合。
[0042] 参见图5C，用诸如铜等的传导性材料填充TSV沟槽540和542,W形成RSV导体 450和451。该步骤可W例如通过在沟槽侧壁材料的内表面上沉积出薄膜巧金属层并通过 电锻施加传导性材料来实现。接下来，通过氧化形成氧化物层452,并且通过施加光致抗蚀 剂并将其图案化、接着通过光致抗蚀剂的暴露区域对氧化物进行蚀刻而在氧化物中蚀刻出 诸如554等的过孔。
[0043] 参见图抓，接着例如用侣来填充过孔554,W由此形成导体454A、454BW及其它导 体454。接着在电介质层452的上方施加Ml金属层并将其图案化W形成包括了传导性节 段456的金属互连。传导性节段456完成TSV导体450的顶侧端至接触焊盘425处的衬底 416的顶侧表面的连接。也可W在Ml层上方形成其它电介质和传导性层（未示出）。
[0044] 参见图祀，在完成所有顶侧处理之后，从背侧对晶片进行研磨直到其厚度被充分 地减小到使TSV导体450和451的背侧端暴露为止。接着将晶片倒置并且开始背侧处理。 参见图5F，在衬底416的整个背侧表面446上生长出诸如氧化物458等的电介质层。参见 图5G，
[0045] 通过经由经图案化的光致抗蚀剂对氧化物进行蚀刻而在氧化物458中形成过孔 460和460。过孔462比TSV542的直径窄得多，并且大致位于在横向上跨越TSV导体451 的背侧端的中央。另一方面，过孔460或者比TSV540的背侧端宽或者从TSV540的背侧 端的中央在横向上偏置，或者两者都满足，使得其使TSV导体450的背侧端和衬底416的背 侧表面446上的区域467两者都暴露。如果期望提高与衬底416背侧表面的连接性，可W 在该时通过经由背侧过孔的离子注入而在区域467处在衬底416中形成附加的P+接触焊 盘（未示出）。如在本文中所使用的，诸如458等的绝缘体被说成具有使区域"暴露"的开 口，即使开口可W被用诸如导体等的其它材料填充。术语并不一定意味着"暴露的"区域是 通过开口可见的。术语指示出"暴露的"区域是被暴露的，至少到目前为止是关系到绝缘体。
[0046] 参见图甜，将金属层施加至电介质层458的背侧，该金属层也填充过孔460和 462。该金属层可W与用于填充TSV540和542的相同。过孔460中的金属466连接至TSV 导体450的背侧端和衬底416的背侧表面446上的区域467两者。由此完成了从衬底416 的顶侧表面444上的接触焊盘425通过TSV导体450到衬底416的背侧表面446的传导性 路径。接着对金属层进行回蚀使其仅部分填充过孔460,如图所示。将经图案化的光致抗 蚀剂掩模用于保护过孔462中的金属不受该回蚀的影响。接着在过孔460中形成附加的电 介质或纯化层（未示出）W保护金属466并且使其免除与巧片412上的或者下方相邻的巧 片414上的任何其它导体接触。参见图51，接着在电介质层458的背侧上形成金属化层并 且将其图案化W形成RDL导体464。用于RDL导体的金属再次可W与用于填充TSV540和 542的相同。如图41所示，畑L导体连接至TSV导体451 (通过过孔462)但是不连接至TSV 导体450 (保持与其绝缘）。也可W在各种实施例中在衬底416的背侧上形成附加的RDL层 (未示出）。接着如图4所示地附接上下方相邻的巧片414。
[0047] 注意，存在着S维巧片堆叠中的巧片中的一些或所有根本不使用畑L导体的可选 实施例。该样的实施例仍然可W包括如在本文中描述的仅仅用于到达衬底416背侧的背侧 连结件目的的像450 -样的TSV导体。
[0048]蒋体巧计工巧流巧
[0049] 图6示出了适用于3DIC中的巧片412和414中的每一个的说明性数字集成电路 设计流程的简化表示。在高层级，工艺W产品概念（步骤600)开始并且在邸A(电子设 计自动化）软件设计工艺（步骤610)中实现。当设计最终定下来时，可W对其进行流片 (tape-out)(步骤627)。在流片之后的某时刻，发生制造工艺（步骤650)和封装与组装工 艺（步骤660)，最终导致成品集成电路巧片（结果670)。
[0化0]EDA软件设计工艺（步骤610)自身由为了简单而W线性方式示出的若干步骤 612-630组成。在实际的集成电路设计工艺中，特定设计可能必须回顾一些步骤直到通过某 些测试为止。类似地，在任何实际设计工艺中，该些步骤都可不同的顺序和组合发生。 该描述借助于背景和一般说明来提供而不是作为用于特定集成电路的具体的或推荐的设 计流程。
[0化1] 现在将提供邸A软件设计工艺（步骤610)的组成步骤的简要描述。
[0052] 系统设计（步骤612):设计者描述他们想要实施的功能，他们可W进行假设 (what-if)规划W完善功能、检查成本等等。在该阶段可W发生硬件-软件构架划分。在该 步骤中可W使用的来自Synopsys公司的示例邸A软件产品包括ModelArchitect、S油er、 Systemsi：udi〇W及DesignWare⑥产品。
[0053] 逻辑设计和功能验证（步骤614):在该阶段，编写用于系统中的模块的VHDL或 Verilog代码并且针对功能精确度对设计进行检查。更具体地，检查设计W确保响应于特定 的输入激励产生正确的输出。在该步骤中可W使用的来自Synopsys公司的示例邸A软件 产品包括VCS、VERA、Design Ware⑧、Magellan、化rmality、ESP和LEDA产品。
[0化4] 综合与用于测试的设计（步骤616):在该一阶段，将VHDL/Verilog翻译成网表。 可W针对目标技术将网表优化。另外，发生测试的设计和实现W允许成品巧片的检查。在 该步骤中可W使用的来自Synopsys公司的示例EDA软件产品包括DesignCompiler⑩、PhysicalCompiler、DFTCompiler、PowerCompiler、FPGACompiler、TetraMAX和 Des i gn Ware⑩产品。
[0化5] 网表验证（步骤618);在该步骤中，针对与时序约束（timingconstraint)的一 致性W及针对与VHDL/Verilog源代码的对应性对网表进行检查。在该步骤中可W使用的 来自Synopsys公司的示例邸A软件产品包括Formality、PrimeTime和VCS产品。
[0化6] 设计规划（步骤620):在该里，构造出用于巧片的整体平面图并且对其进行分析W用于定时和顶层布线。在该步骤中可W使用的来自Synopsys公司的示例邸A软件产品 包括Astro和Qistom Desi即er产品。
[0057]物理实现（步骤622);在该步骤中发生布局（电路元件的定位）和布线（电路元 件的连接），如可W是库单元的选择W进行指定的逻辑功能。在该步骤中可W使用的来自 Synopsys公司的示例邸A软件产品包括Astro、ICCompiler和QistomDesi即er产品。诸 如450等的TSV可W在各种实施例中在步骤或步骤620中被限定。
[005引分析和提取（步骤624);在该步骤中，W晶体管级验证电路功能，该继而允许了假 设完善化。在该步骤中可W使用的来自Synopsys公司的示例邸A软件产品包括AstroRail、 PrimeRail、PrimeTime和Star-RCXT产品。
[0化9] 物理验证（步骤626):在该步骤中，进行各种检查功能W确保针对制造、电气问 题、光刻问题和电路的正确性。在该步骤中可W使用的来自Synopsys公司的示例邸A软件 产品包括化rcules产品。
[0060] 流片（步骤627):该步骤提供待用于（在应用了光刻增强之后，如果有的话）生产 用于光刻利用的掩模W生产成品巧