处理衬底的方法和集成电路的工艺筛选的方法
【技术领域】
[0001]本发明的各个实施例总体涉及一种用于处理衬底的方法以及一种用于集成电路的工艺筛选的方法。
【背景技术】
[0002]—般来说，在半导体技术中，可以在衬底(或晶片或载体)之上和/或之中对半导体芯片(也被称为集成电路、1C、芯片或微芯片)进行处理。衬底通常包括在晶片的对应区域中处理的多个半导体芯片。处理完成的半导体芯片包括彼此互连以执行计算或存储操作的若干电路部件。为了制造此类电路部件，特定电介质层被实施到半导体芯片中，之后，半导体芯片在处理完成的半导体芯片操作期间必须承受较高电场。这些电介质层必须符合较高质量标准，因为它们承受电场的可靠性会影响到在处理完成的半导体中操作的电学组件的功能性。有缺陷的电介质层可能导致在电学部件中发生介质击穿，从而导致对应半导体芯片的潜在故障。
[0003]为了检测具有缺陷电介质层的半导体芯片或对电路部件的可靠性进行评估，在半导体技术中，会在处理期间的各个阶段上对半导体芯片应用测试程序。然而，常规测试程序的适用性有限(这取决于所利用的具体的半导体技术)，从而导致半导体芯片或从其所制成的电学器件存在无法检测到的缺陷。对常规测试程序的改进可能受限、需要复杂步骤和/或需要复杂测试设备，并且因此是耗时且耗成本的。
【发明内容】
[0004]根据各个实施例，一种用于处理衬底的方法可以包括:在所述衬底上形成电介质层，所述电介质层可以包括多个测试区域；在所述电介质层上形成导电层以在该多个测试区域中接触所述电介质层；同时在该多个测试区域中对所述电介质层进行电学检测，其中所述导电层的在该多个测试区域中接触所述电介质层的部分通过导电材料彼此导电连接；以及将所述导电层分隔开，成为所述导电层的在该多个测试区域中接触所述电介质层的彼此分隔开多个部分。
【附图说明】
[0005]在附图中，所有不同视图中的相似附图标记通常是指相同部分。附图不一定按比例绘制，相反，通常着重示出本发明的原理。在以下说明中，参考以下附图描述本发明的各个实施例，其中:
[0006]图1示出根据各个实施例的用于处理衬底的方法的示意性流程图；
[0007]图2A至图2D分别示出根据各个实施例的处于处理期间各个阶段上的衬底；
[0008]图3A至图3G分别示出根据各个实施例的处于处理期间各个阶段上的衬底；
[0009]图4A至图4C分别示出根据各个实施例的处于处理期间各个阶段上的衬底；以及
[0010]图5A至图5B分别示出根据各个实施例的处于处理期间各个阶段上的衬底。
【具体实施方式】
[0011]以下详述参考附图，附图以举例的方式示出具体细节以及可实践本发明的实施例。
[0012]词语“示例性的”在本文中用于表示“用作示例、实例或例示”。在本文中描述为“示例性的”的任何实施例或设计不一定理解为要比其他实施例或设计优选或有利的。
[0013]针对形成在侧或表面“之上”的沉积材料使用的词语“之上”在本文中可以用来表示沉积材料可以“直接”形成在提及的侧或表面“上”，例如，接触提及的侧或表面。针对形成在侧或表面“之上”的沉积材料使用的词语“之上”在本文中可以用来表示沉积材料可以“间接”形成在提及的侧或表面“上”，其中一个或多个附加层可以布置在提及的侧或表面与沉积材料之间。
[0014]针对结构(或衬底，例如晶片或载体)的“横向”或“朝向两侧”延伸使用的术语“横向”在本文中可以用来表示沿衬底、晶片或载体的表面的延伸或定位关系。这意味着衬底的表面(例如，载体的表面、或晶片的表面)可以用作基准，通常称为衬底的主要处理表面(或载体或晶片的主要处理表面)。另外，针对结构(或结构元件)的“宽度”使用的术语“宽度”在本文中可以用来表示结构的横向延度。另外，针对结构(或结构元件)的高度使用的术语“高度”在本文中可以用来表示结构沿垂直于衬底的表面(例如，垂直于衬底的主要处理表面)的方向的延度。针对层的“厚度”使用的术语“厚度”在本文中可以用来表示垂直于其上沉积有层的支撑物(材料)的表面的层的空间延度。如果支撑物的表面与衬底的表面(例如，主要处理表面)平行，那么沉积在支撑物上的层的“厚度”可以与层的高度相同。另外，“竖直”结构可以被称为在垂直于横向方向(例如，垂直于衬底的主要处理表面)的方向延伸的结构，并且“竖直”延度可以被称为沿垂直于横向方向的方向的延度(例如，垂直于衬底的主要处理表面的延度)。
[0015]针对层、材料或区域的术语“形成”可以是指沉积、布置、或沉积层、材料或区域。形成方法可以包括各种沉积方法，此类方法可以为:化学气相沉积(CVD)、物理气相沉积(例如，针对介电材料)、电镀沉积(也被称为电镀，例如，用于金属或金属合金)或旋涂(例如，用于流体材料)。一般来说，气相沉积可以通过溅射、激光烧蚀、阴极电弧蒸发或热蒸发。金属形成方法可以包括金属镀，例如，电镀或化学镀。针对层、材料或区域的术语“形成”还可以称为化学反应或者化学组分的制造，其中例如层、材料或区域的至少一部分通过一组化学物质变换成化学组分而形成。“形成”例如可以包括通过断裂或形成在这组化学物质的原子之间的化学键来改变电子位置。“形成”可进一步包括氧化和还原、络合、沉淀、酸基反应、固态反应、置换或掺杂、添加和消除、扩散或光催化学反应。“形成”例如可包括将化学试剂施加至母体化学物以改变母体化学物的化学特性和物理特性；此类特性可以是导电率、相位成分或光学特性等。
[0016]根据各个实施例，提供用于电介质层的电学检测(电学表征)的方法。如本文中所述，该方法可以在完成包括电介质层的电路部件(或对应芯片)之前执行。另外，检测到的有缺陷的电路部件可以在其组装前弃用，以便节约对应生产成本。类似地，例如，如果大份额的电路部件没有通过电学检测(或对应准则)，那么具有多个电路部件的完成晶片可以在其完成前弃用。该方法可以提供针对数十、数百、数千、或者甚至数百万个电路部件在这些电路部件完成前同时进行电学检测的低成本的可靠、快速且经济的过程，而不需要复杂测试设备。
[0017]根据各个实施例，在半导体器件制造期间，多个集成电路结构(也被称为半导体芯片、1C、芯片、或微芯片)可以利用各种半导体处理技术在衬底(或晶片或载体)之上和/或之中、在衬底的对应区域(所谓的有源芯片面积区域或有源芯片区域)中进行处理。集成电路结构可以包括多个电路组件，此类电路组件可以是晶体管、电阻器或电容器，它们彼此互连并且被配置来在完成处理后的集成电路结构中执行计算或存储操作。在另外的半导体器件制造中，该多个集成电路结构可以在半导体处理后，通过晶片划片从衬底单片化出来，从而从衬底的该多个集成电路结构提供多个单片化裸片或单片化芯片(所谓的半导体芯片)。另外，半导体器件制造的最后阶段可以包括单片化芯片封装(也被称为组装、包封、或密封)，其中单片化芯片可以被封入例如支撑材料(模制材料或包封材料)以防止芯片发生物理损坏和/或腐蚀。封住裸片或芯片的支撑材料(所谓的封装或模制)还可以支撑电触点以将裸片或芯片连接至外围设备，例如连接至电路板。
[0018]根据各个实施例，在半导体处理(或半导体设备制造)期间，各种材料类型可以被处理以形成具有多个电路部件和互连的集成电路结构，它们可以为电绝缘的材料、电半导体材料(也被称为半导体材料)或导电材料。
[0019]根据各个实施例，衬底可以由各种类型的半导体材料制成，包括IV族半导体(例如，硅或锗)、II1-V族半导体(例如，砷化镓)、或包括III族半导体、V族半导体或聚合物的其他半导体类型。在各个实施例中，衬底由硅(掺杂或未掺杂)制成，在替代性实施例中，衬底是绝缘体(SOI)晶片上的硅。作为替代，可以针对衬底使用任何其他合适的半导体材料，例如，半导体化合物材料如磷化镓(GaP)、磷化铟(InP)，还可以使用任何合适的三元半导体化合物材料或四元半导体化合物材料如铟镓砷(InGaAs)。
[0020]根据各个实施例，导电材料可以包括金属、金属合金、金属间化合物、硅化物(例如，硅化钛、硅化钼、硅化钽或硅化钨)、导电性聚合物、多晶半导体或高掺杂半导体，例如，多晶硅(也称为多晶体硅)或高掺杂硅。导电材料可以理解为具有适度导电率的材料，例如，具有(在室温和恒定电场方向下测量的)大于约10S/m、例如大于约102S/m的导电率或者具有例如大于约104S/m、例如大于约106S/m的高导电率的材料。例如，金属可以包括钨、铝、铜、镍、镁、铬、铁、锌、锡、金、银、铱、铂或钛。根据各个实施例，金属合金或金属间化合物可以包括一种金属或多于一种的金属，例如，金与铝的、铜与铝的各组合物、黄铜或青铜的组合物。
[0021]根据各个实施例，导电材料(例如，介电材料)可以理解为具有较差导电率的材料，例如，具有(在室温和恒定电场方向下测量的)小于约10 2S/m、例如小于约10 5S/m、例如小于约10 7S/m的导电率。例如，电绝缘的材料可以包括聚合物、树脂、粘合剂或抗蚀剂。
[0022]根据各个实施例，介电材料(例如，高K电介质或低K电介质)可以包括半导体氧化物、金属氧化物、陶瓷、半导体氮化物、金属氮化物、半导体碳化物、金属碳化物、玻璃(例如，氟硅酸盐玻璃(FSG))、电介质聚合物(例如，苯并环丁烯(BCB)或聚酰亚胺(PI))、硅酸盐(例如，硅酸铪或硅酸锆)、过渡金属氧化物(例如，二氧化铪或二氧化锆)、氮氧化合物(例如，氮氧化硅)或任何其他介电材料类型。介电材料可以承受电场，而不断裂(换言之，其绝缘特性不失效，例如，基本不会改变其导电率)。介电材料可承受的最大电场由介电材料的介电强度表述。在各个实施例中，介电材料可以具有(在室温和恒定电场方向下测量的)大于约0.lMV/cm、例如大于约lMV/cm、例如大于约10MV/cm、例如大于约15MV/cm、例如大于约20MV/cm、例如大于约50MV/cm、例如大于约100MV/cm的介电强度。
[0023]根据各个实施例，形成集成电路结构中的电路部件可以包括形成各种类型的晶体管，此类晶体管可以是场效应晶体管(FET)、结型场效应晶体管、金属氧化物半导体场效应晶体管(MOSFET)、双栅极M0SFET、快速反向或快速恢复的外延二极管FET、异质结构绝缘栅极FET、调制掺杂FET、隧道FET、绝缘栅极双极晶体管(IGBT)、高电子迀移率晶体管(HEMT)、离子敏感FET、生物敏感FET、金属半导体FET、纳米颗粒有机存储器FET、石墨烯纳米带FET、垂直切口 FET、碳纳米管FET、有机FET、DNA FET或量子FET。根据制造电路部件的特定的半导体技术，处理各种介电材料以便形成对应电介质层。例如，电路部件(例如，FET)可以利用互补金属氧化物半导体(CMOS)技术和/或双扩散式金属氧化物半导体(DMOS)技术处理。
[0024]根据各个实施例，形成FET (在本文中也被称为晶体管或晶体管结构)可以包括利用介电材料在衬底之上形成栅极电介质(也被称为栅极电介质区域)并且在栅极电介质上利用导电材料形成栅极电极。当晶体管被打开时(例如，当晶体管被操作时)，栅极电介质将FET的栅极端子与下层源极端子和下层漏极端子及连接源极和漏极的下层导电沟道分离。为了操作FET，栅极电极(也被称为栅极金属或栅极导体)可以电耦合至电压，从而在栅极电介质中产生电场并且在栅极电介质的下方形成导电沟道。栅极电介质可以限定FET的介电强度，FET的介电强度可以影响可施加于FET以便调制导电沟道区域导电率的最大电场。因此，该栅极电介质的介电强度可以影响FET功能性。说明性地，栅极电介质用作介电屏障，使得FET可以将电场强度维持于大于约lMV/cm或大于约5MV/cm的范围。
[0025]类似地，根据各个实施例，也可以出于隔离目的形成具有电介质层(例如层间电介质