半导体衬底及其制作方法、集成无源器件及其制作方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及半导体衬底及其制作方法、集成无源器件及其制作方法。
【背景技术】
[0002]在集成电路领域中，射频RF模块是无线通信设备中非常重要的组件。集成无源器件(Integrated Passive Device, IPD)因优越的独立无源元件特性目前广泛应用于RF电路及其产品中。
[0003]为了在信号传输中对噪声和干扰的抵御能力会更好，得到高品质因数(highQ-factor)的IB)产品，ITO器件的半导体衬底通常需要采用高阻值的单晶硅。目前用于IPD或是RF产品的单晶硅衬底的阻值都要求在至少1000欧姆以上，而阻值低于1000欧姆的半导体衬底会对IPD的射频性能和良率造成很大损失。
[0004]但是现有技术中，高阻值单晶硅的阻值控制是一个难点。在拉单晶过程中，一根晶棒(crystal)上从头部至尾部的阻值分布区间是非常大的，可以从几百欧姆变化到上万欧姆。同时，因为单晶硅阻值的量测是破坏性的，选取的抽样率测量率比较低，按照单晶硅制造工厂业界的标准，在一根晶棒总产出600片?900片晶圆(wafer)的情况下仅是量测其中的4片晶片，具体量测每片晶圆上的3个量测点，因此根本不能表现最终的单晶硅衬底的阻值均一^丨生。
[0005]类似地，在半导体制造领域中，在其它情况下也需要具有较高绝缘性和较低干扰性的半导体衬底。
[0006]因此，如何提高半导体衬底的绝缘性且降低半导体衬底的干扰性就成为本领域技术人员亟待解决的问题之一。
【发明内容】
[0007]本发明解决的问题是提供半导体衬底及其制作方法、集成无源器件及其制作方法，可以提高半导体衬底的绝缘性且降低半导体衬底的干扰性，并提高集成无源器件的信号质量且降低集成无源器件的损耗。
[0008]为解决上述问题，本发明提供一种半导体衬底的制作方法，包括:
[0009]提供基底；
[0010]在所述基底上形成缓冲层；
[0011]在所述缓冲层和所述基底中形成多个沟槽；
[0012]在所述缓冲层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔；
[0013]对所述覆盖层进行平坦化处理。
[0014]为解决上述问题，本发明还提供了一种集成无源器件的制作方法，其包括上述半导体衬底的制作方法。
[0015]为解决上述问题，本发明还提供了一种半导体衬底，其采用上述半导体衬底的制作方法形成。
[0016]为解决上述问题，本发明还提供了一种集成无源器件，其包括上述半导体衬底。
[0017]为解决上述问题，本发明还提供了一种半导体衬底的制作方法，包括:
[0〇18] 提供基底；
[0019]在所述基底上形成缓冲层；
[0020]在所述缓冲层和所述基底中形成多个沟槽；
[0021]在所述沟槽中填充牺牲层，所述牺牲层的上表面与所述缓冲层的上表面齐平；
[0022]在所述缓冲层上和所述牺牲层上形成第一覆盖层；
[0023]在所述第一覆盖层中与所述牺牲层对应的位置形成多个通孔；
[0024]通过所述通孔去除所述牺牲层；
[0025]在剩余的所述第一覆盖层上形成第二覆盖层，所述第二覆盖层下方包括多个封闭空腔。
[0026]为解决上述问题，本发明还提供了一种集成无源器件的制作方法，其包括上述半导体衬底的制作方法。
[0027]为解决上述问题，本发明还提供了一种半导体衬底，其采用上述半导体衬底的制作方法形成。
[0028]为解决上述问题，本发明还提供了一种集成无源器件，其包括上述半导体衬底。
[0029]与现有技术相比，本发明的技术方案具有以下优点:
[0030]本发明提供的一种半导体衬底的制作方法中，在缓冲层和基底中形成沟槽之后，在缓冲层上形成覆盖层时，覆盖层同时会形成在沟槽的表面，但覆盖层并不会完全填充沟槽，从而覆盖层中会包括多个封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗。
[0031]本发明提供的另一种半导体衬底的制作方法中，在缓冲层和基底中形成沟槽之后，先在沟槽中填充牺牲层，再在缓冲层和牺牲层上形成第一覆盖层，然后在第一个覆盖层中与牺牲层对应位置形成多个通孔，透过这些通孔就能够去除牺牲层，从而在剩余的第一覆盖层上形成第二覆盖层时，便会在第二覆盖层下方形成多个由所述沟槽和所述通孔形成的封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗。
【附图说明】
[0032]图1是本发明实施例提供的一种半导体衬底的制作方法的流程示意图；
[0033]图2至图6是本发明实施例提供的一种半导体衬底的制作方法的示意图；
[0034]图7是本发明实施例提供的另一种半导体衬底的制作方法的流程示意图；
[0035]图8至图15是本发明实施例提供的另一种半导体衬底的制作方法的示意图。
【具体实施方式】
[0036]正如【背景技术】所述，现有技术中很难获得阻值较高且阻值均匀的半导体衬底，而iro等很多半导体器件只有形成在绝缘性较佳且干扰性较小的半导体衬底上时才能得到高品质因数。
[0037]针对上述问题，本发明技术方案中可以在半导体衬底中形成多个封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成Iro等半导体器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗，即使器件能够得到高品质因数。
[0038]针对上述问题，本发明提供了两种半导体衬底的制作方法，相应的，还提供了两种包括上述半导体衬底的制作方法的集成无源器件的制作方法、两种采用上述半导体衬底的制作方法形成的半导体衬底以及两种包括上述半导体衬底的集成无源器件。
[0039]为了在半导体衬底中形成多个封闭空腔，本发明提供的一种半导体衬底的制作方法中，在缓冲层和基底中形成沟槽之后，在缓冲层上形成覆盖层时，覆盖层同时会形成在沟槽的表面，但覆盖层并不会完全填充沟槽，从而覆盖层中会包括多个封闭空腔。
[0040]为了在半导体衬底中形成多个封闭空腔，本发明提供的另一种半导体衬底的制作方法中，在缓冲层和基底中形成沟槽之后，先在沟槽中填充牺牲层，再在缓冲层和牺牲层上形成第一覆盖层，然后在第一个覆盖层中与牺牲层对应位置形成多个通孔，透过这些通孔就能够去除牺牲层，从而在剩余的第一覆盖层上形成第二覆盖层时，便会在第二覆盖层下方形成多个由所述沟槽和所述通孔形成的封闭空腔。
[0041]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
[0042]参考图1所示，本发明实施例提供了一种半导体衬底的制作方法，可以包括以下步骤:
[0043]步骤S11，提供基底，在所述基底上形成缓冲层；
[0044]步骤S12，在所述缓冲层上形成硬掩膜层；
[0045]步骤S13，在所述硬掩膜层、所述缓冲层和所述基底中形成多个沟槽；
[0046]步骤S14，在所述硬掩膜层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔；
[0047]步骤S15，对所述覆盖层进行平坦化处理。
[0048]本实施例通过合理控制硬掩膜层、缓冲层和基底中多个沟槽的尺寸，就能够保证在硬掩膜层上形成覆盖层时，覆盖层仅会形成在沟槽的表面，即覆盖层不会完全填充满沟槽，从而覆盖层中就会形成多个与所述沟槽对应的封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成iro等半导体器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗，即使器件能够得到高品质因数。
[0049]参考图2所不，提供基底110。
[0050]所述基底110的材料可以为硅、锗或锗硅，也可以是绝缘体上硅，或者还可以包括其它的材料，如砷化镓等。
[0051]本实施例中所述基底110为单晶硅。
[0052]继续参考图2所示,在所