1构成）示出了可W用于制造诸如图4中示出的3D集成电路 的示例工艺流程。
[0023] 图6示出并入本发明的特征的说明性数字集成电路设计流程的简化表示。
[0024] 图7是可W用于实施并入本发明的多个方面的软件的计算机系统710的简化框 图。
【具体实施方式】
[0025] 下面的描述被呈现为使得本领域技术人员能够进行并使用本发明，并且在特定应 用及其要求的背景下被提供。对所公开的实施例做出的各种修改对于本领域技术人员而言 将是显而易见的，并且在本文中所限定的一般原理可W在不脱离本发明的精神和范围的情 况下应用于其它实施例和应用。因此，本发明不旨在限制为所示出的实施例，而是符合与在 本文中所公开的原理和特征一致的最宽范围。
[0026] 图4是图示了并入本发明的多个方面的3D集成电路结构410的有关特征的截面 图。该附图w及本文中的所有附图都不是按比例的。仅示出了结构的小部分，并且应该理 解的是，典型的各巧片大得多（横向上）并且包括很多更多特征。另外，图4仅示出了 3D 结构410的两个竖直相邻的巧片；巧片412和下方相邻的巧片414。典型的3D1C可W包括 进一步在上方和/或下方的另外的巧片，所有巧片都在固定的结构中彼此平行地定向。在 本文中描述了巧片412的有关特征，并且在本文中仅描述了巧片414的一些特征。应该理 解的是，巧片414可W在一些实施例中与巧片412类似地构造，但不是必须的。
[0027]巧片412包括轻渗杂P-衬底416,在其上形成有所有特征。如在本文中所使用的， 在衬底"中"或"上"的特征的形成之间没有进行区分，并且两个术语在本文中可W互换地 使用。在图示实施例中仅大约50微米厚的巧片412包括NMOS晶体管418和PMOS晶体管 420。NMOS晶体管418包括由沟道区域426横向地分开的两个化扩散422和424。栅极堆 叠428形成在沟道区域426上方。PMOS晶体管420形成在N阱扩散430内，并且包括由沟 道区域436横向地分开的两个P+扩散432和434。栅极堆叠438形成在沟道区域436上 方。巧片还包括形成在N阱430中的重渗杂化接触焊盘435,W及直接形成在P-衬底416 中的重渗杂P+接触焊盘425。
[002引在图4的图示中，巧片412还包括两个娃通孔（TSV) 440和442。该些过孔从顶侧表 面444至背侧表面446完全穿过巧片416延伸。如在本文中使用的，"顶侧"表面和"背侧" 表面是巧片的两个相对的主表面，并且应该理解的是，如果巧片被上下翻转，则标有顶侧表 面的表面保持为顶侧表面并且标有背侧表面的表面保持为背侧表面。另外，术语顶侧和背 侧还指示出相对于晶片的方向。也就是，说成位于晶片的"背侧上"的层并不需要一定紧邻 背侧表面布置，只要其在远离晶片本体的方向上设置于背侧表面之外即可。例如，在图4的 图示中，氧化物层458和RDL导体464两者均可W被描述为在晶片的"背侧上"，并且RDL导 体464也可W被描述为在氧化物层458的"背侧上"。
[0029] 图4中的TSV440和442被用诸如铜或TiW等的导电材料填充W分别形成导体 450和451，并且用诸如Si〇2448等的绝缘材料加衬W使导体与衬底隔离。在衬底416的顶 侧表面444并且在栅极堆叠428、438的上方形成有例如由氧化物制成的电介质层452。在 电介质层452中形成过孔（通孔）。过孔被用诸如侣等的传导性材料454填充，并且在顶 部形成第一金属层Ml导体。注意，尽管图4的图示仅示出了一个金属层M1，但应该理解的 是，典型的巧片也可W具有形成在Ml上方的数个更多金属层，每个都通过与电介质452类 似的电介质与下方相邻的层隔离。
[0030] 在图4中可W看出，Ml传导性节段中的一个通过过孔454C被电连接至TSV导体 451的顶侧端。Ml传导性节段中的另一个通过各自的过孔454A和454B将TSV导体450的 衬底顶侧端电连接至P+接触焊盘425。在另一实施例中，TSV导体450的衬底顶侧端到P+ 接触焊盘425的连接而可W在不同金属层中进行，或者在一些实施例中，通过横穿一个W 上层的金属的传导性路径进行。
[0031] 在背侧表面446上，巧片412包括电介质层458 (如氧化物），并且在电介质层458 的背侧上的是RDL(再分布层）导体，RDL导体用于使功率和信号路由至用于与下方相邻的 巧片进行接触的期望的横向位置。示出了一个RDL导体464,应该理解的是，典型地另外有 更多RDL导体。RDL464通过在穿过电介质层458的过孔462中的传导性材料被连接至TSV 导体451的背侧端。作为典型的，过孔462中的传导性材料比TSV442中的导体451显著 地更窄，并且在背侧表面446上仅与导体451进行电接触。
[0032] 在图4中还可W看出，没有畑L导体被连接至TSV导体450的背侧端。而是，过 孔460相对于TSV440偏移，使得其内部的传导性材料466与TSV导体450的背侧端W及 衬底416自身的背侧表面446两者都进行电接触。因为该连接W及通过金属层传导性节段 456在衬底416的顶侧上的连接，可W看出，在图4的结构中，顶侧表面444上的P+接触焊 盘425被连接至衬底416的背侧表面446,由此绕过了具有低电阻路径的衬底电阻Rs并且 有效地抑制了锁定（lockup)状况。更特别地，TSV导体450具有连接至衬底416顶侧表面 444上的点的顶侧端，并且具有连接至衬底416背侧表面446上的点的背侧端。
[0033] TSV导体450的顶侧端实际上被连接至衬底416的顶侧表面444上的整个表面区 域427,但如在本文中所使用的，不可改变的事实是被连接至至少一个该样的点。类似地， TSV导体的背侧端实际上被连接至衬底416的背侧表面446上的整个表面区域467,但如在 本文中所使用的，不可改变的事实是被连接至至少一个该样的点。此外，尽管图4中图示的 巧片412的部分仅示出了W该方式连接的一个TSV导体450,但应该理解的是，优选地巧片 将包含遍及巧片的横向区域散布的大量该样的导体。
[0034] 如所提到的图4中的巧片414在3D1C410中在下方与巧片412相邻。巧片414 包括上层导体468,上层导体468通过各种电介质层中的过孔被连接至下方的电路或器件 特征。上层导体468通过诸如470等的凸块接触被连接至上方相邻的巧片412上的电路。 从巧片414上的器件特征（未示出）至巧片412上的器件特征的导电路径由穿过巧片414 的衬底472的顶侧上的过孔并且被沿着各种金属层路由的的导体通过诸如470等的凸块接 触、沿着上方相邻的巧片412的背侧上的诸如464等的畑L传导性节段、通过诸如462等的 过孔和诸如451等的TSV导体至巧片412的顶侧、并接着通过穿过了衬底416的顶侧上的 过孔并被沿着金属层路由至巧片412上的器件特征的导体而形成。
[00巧]下方相邻的巧片414通过任何各种机制被机械地附接至巧片412,如，通过电介质 粘合剂，或者通过单独的支架结构，或者甚至通过凸块接触470的机械和粘合性质。其它机 制对于读者是显而易见的。
[0036] TSV导体450未连接至下方相邻的巧片414上的任何（与所有都绝缘）导体或器 件特征。优选但不是必需地，该通过将TSV导体450的背侧端不连接至任何RDL传导性节 段（使TSV导体450的背侧端与所有RDL传导性节段绝缘）来实现。在图4的实施例中，通 过用传导性材料466不完全填充过孔460来避免与任何RDL传导性节段的连接。过孔460 的剩余的深度可W用电介质或用纯化材料或空气来填充。在其它实施例中，传导性材料466 可与过孔462中的传导性材料相同的方式填充过孔460,但任何RDL材料都被W使得 避开TSV460的横向位置该样的图案简单地蚀刻。为了使TSV导体450与下方相邻的巧片 414上的任何器件特征都绝缘，很多其它机制对于读者是显而易见的。
[0037] 图5 (由图5A至图51构成）图示了可W用于制造诸如410等的3D集成电路的示 例工艺流程。应该理解的是，步骤中的很多都可W被组合、部分地或完全地与其它步骤同时 进行或者在不脱离本发明的情况下W不同的次序进行。在一些情况下，如读者将理解的，如 果仅进行了某些其它改变则步骤的重新布置也将获得同样的结果。在其它情况下，如读者 将理解的，如果仅满足某些条件则步骤的重新布置将获得相同的结果。此外，应该理解的是 在本文中描述的制造流程仅提到了与理解本发明有关的步骤，并且应该理解的是需要读者 所熟知的大量附加制造步骤来开发一种工作器件。
[003引参见图5A，最初，提供包括了衬底416的轻渗杂P型晶片。该晶片例如可W是在 500微米厚的数量级上。晶片典型地用整个轻P型渗杂制成，并W那样的方式到达巧片制 造商。在晶片上形成了器件和互连之后，通常将晶片切片切块"）成单个的裸片或巧片。 如在本文中所使用的，术语晶片和衬底是类似的，而除了 "晶片"是指提供给代工厂（fab) 的整个切片，但"衬底"