用于形成在半导体衬底的鳍部件上的晶体管的隔离组件的制作方法
【专利说明】用于形成在半导体衬底的鳍部件上的晶体管的隔离组件
[0001]相关申请的交叉参考
[0002]本申请要求于2013年10月10日提交的美国专利申请第14/051，299号和2012年10月15日提交的美国临时专利申请第61/713，990号的优先权，其公开内容通过引用的方式并入于此。
技术领域
[0003]本公开涉及由半导体材料形成晶体管。更具体地，本公开涉及形成场效应晶体管(FET)，该场效应晶体管具有形成在从半导体衬底延伸的鳍结构上的栅极，隔离组件形成在场效应晶体管之间，其中隔离组件具有最小尺寸。
【背景技术】
[0004]在一些情况下，晶体管可由半导体衬底形成，半导体衬底具有从半导体衬底的表面延伸的鳍部件。鳍部件可以基本垂直于半导体衬底的平面延伸。鳍部件的厚度还可以小于半导体衬底的厚度。因此，通过从半导体衬底的表面延伸且厚度小于半导体衬底的厚度，鳍部件可以类似于在半导体衬底的表面上方延伸的“鳍”。可以通过在鳍部件的多个表面上设置诸如多晶体硅(本文也称为“多晶硅”)的材料来形成晶体管的各个栅极。例如，晶体管的栅极可以通过包围多晶硅中的鳍的部分来形成。此外，可以由鳍部件的掺杂区域来形成晶体管的源极区域和漏极区域。在具体实施例中，可以在单个鳍部件周围形成多个晶体管的栅极。在这些情况下，晶体管可以电隔离以减少晶体管之间的干扰并使可在晶体管改变状态时发生的延迟最小化。
[0005]在一些情况下，使用多种技术来隔离由具有鳍结构的半导体衬底所形成的晶体管。在一个实例中，通过在晶体管之间放置隔离栅极来隔离晶体管。在该实例中，隔离栅极包括耦合至电源电压和/或漏极电压的电部件。隔离栅极与集成电路的电部件的连接会导致寄生电容，这会响应于晶体管的状态改变而引起延迟。此外，被隔离栅极覆盖的区域会相对较大。
[0006]在另一实例中，可通过执行鳍切割来切穿晶体管之间的鳍部件来隔离由具有鳍部件的衬底所形成的晶体管。鳍切割的尺寸通常由于光刻技术而受到限制，并且具有30nm以上的宽度，这会降低衬底上形成的晶体管的密度。此外，鳍切割可去除多晶硅和鳍之间的接触，这会抑制用于在半导体衬底中嵌入应力体(诸如SiGe和/或SiC，其被用于提高晶体管的性能)的处理。
[0007]在又一实例中，在执行鳍切割以创建多晶硅与鳍的连接之后，可以在晶体管的端部处放置多晶硅的区域，从而利于用于在衬底中嵌入应力体(stressor)的处理。然而，使用该技术形成的区域具有受限于2D光刻分辨率的宽度(例如，在一些FinFET技术中为至少74nm)，这降低了形成在衬底上的晶体管的密度。
【发明内容】
[0008]根据一个实施例，一种装置包括:衬底，包括表面，该表面包括平坦部分和鳍部件，鳍部件在基本垂直于平坦部分的方向上延伸并且厚度小于衬底的厚度。该装置还包括第一晶体管，其包括:第一栅极区域，形成在鳍部件上方；第一源极区域，由鳍部件的主体形成；以及第一漏极区域，由鳍部件的主体形成。此外，该装置还包括第二晶体管，其包括:第二栅极区域，形成在鳍部件上方；第二源极区域，由鳍部件的主体形成；以及第二漏极区域，由鳍部件的主体形成。此外，该装置还包括隔离组件，形成在第一晶体管和第二晶体管之间。隔离组件具有小于30nm的宽度。
[0009]此外，根据一个实施例，一种装置包括具有表面的衬底，该表面包括平坦部分和鳍部件，在基本垂直于平坦部分的方向上延伸。鳍部件的厚度小于衬底的厚度。该装置还包括形成在衬底的表面的平坦部分上方的层，该层包括第一介电材料。此外，该装置包括第一晶体管，其具有:第一栅极区域，设置在鳍部件的至少两个侧面上；第一源极区域，由鳍部件的主体形成；以及第一漏极区域，由鳍部件的主体形成。此外，该装置包括第二晶体管，其具有:第二栅极区域，形成在鳍部件的至少两个侧面上；第二源极区域，由鳍部件的主体形成；以及第二漏极区域，由鳍部件的主体形成。该装置还包括隔离组件，形成在第一晶体管和第二晶体管之间。隔离组件包括不同于第一介电材料的第二介电材料。
[0010]此外，根据一个实施例，一种方法包括:在包括硅的衬底的表面的一部分上形成鳍部件，其中鳍部件在垂直于衬底的表面的平坦部分的方向上延伸且厚度小于衬底的厚度，并且该方法包括在衬底的鳍部件的第一部分上方形成多晶硅的第一区域。该方法还包括在衬底的鳍部件的第二部分上方形成多晶硅的第二区域，以及在衬底的鳍部件的第三部分上方形成多晶硅的第三区域。多晶硅的第三区域设置在α)多晶硅的第一区域和αυ多晶硅的第二区域之间。此外，该方法包括:在⑴多晶硅的第一区域和(ii)多晶硅的第三区域之间形成第一间隔件区域，以及在α)多晶硅的第二区域和αυ多晶硅的第三区域之间形成第二间隔件区域。第二间隔件区域包括第一介电材料。此外，该方法包括至少去除
(i)多晶硅的第三区域和αυ鳍部件的在多晶硅的第三区域下方形成的至少一部分，从而在⑴多晶硅的第一区域和αυ多晶硅的第二区域之间形成间隙；以及将第二介电材料设置在α)多晶硅的第一区域和αυ多晶硅的第二区域之间的间隙中，以形成隔离组件。
【附图说明】
[0011]本发明的实施例将通过以下结合附图的详细描述而容易理解。为了利于这种描述，类似的参考标号表示类似的元件。
[0012]图1示出了半导体衬底的截面图，其中半导体衬底包括由半导体衬底的鳍部件形成的晶体管以及形成在晶体管之间的隔离组件。
[0013]图2示出了半导体衬底正交视图，其中半导体衬底包括形成在半导体衬底上的鳍部件和氧化物层。
[0014]图3示出了半导体衬底的正交视图，其中半导体衬底包括鳍部件以及形成在鳍部件上方的多个附加部件。
[0015]图4示出了半导体衬底的正交视图，其中半导体衬底包括鳍部件、形成在鳍部件上方的多个附加部件以及形成在附加部件之间的介电材料的区域。
[0016]图5示出了放置在半导体衬底上方的掩模的顶视图。
[0017]图6示出了在半导体衬底上放置掩模以及蚀刻半导体衬底被掩模暴露的部分之后所形成的半导体衬底的正交视图。
[0018]图7示出了半导体衬底的正交视图，其中半导体衬底包括设置在半导体衬底上所形成的晶体管之间的隔离组件。
[0019]图8示出了使用自对准双图案化工艺形成的半导体衬底上的部件配置的顶视图。
[0020]图9示出了形成半导体衬底的工艺的流程图，其中半导体衬底具有设置在由具有鳍部件的半导体衬底形成的晶体管之间的隔离组件。
【具体实施方式】
[0021]本文描述的示例性系统、部件和技术的目的在于提供具有鳍部件的半导体衬底，其包括设置在由半导体衬底形成的晶体管之间的隔离组件，其中隔离组件具有最小尺寸。例如，隔离组件可具有小于30nm的最小宽度。以下描述仅仅是提供了实例而不用于限制本公开、其应用或用法。
[0022]本公开的目的在于提供一种形成在具有鳍部件的半导体衬底上的晶体管之间的隔离组件，使得隔离组件的尺寸最小化。此外，在本文所描述实施例的隔离组件以及集成电路的其他部件之间不进行电连接。以这种方式，形成在半导体衬底上的晶体管的密度最大化，同时使隔离组件所引起的晶体管的操作的任何延迟最小化。此外，本文所描述的形成隔离组件的技术保持多晶硅部件与半导体衬底之间的接触。因此，用于在衬底中嵌入应力体的工艺不会被缺少多晶硅区域与半导体衬底之前的接触而抑制。
[0023]图1示出了半导体衬底100的一部分的截面图，其中半导体衬底100包括由半导体衬底100的鳍部件102形成的晶体管以及形成在晶体管之间的隔离区域104。在特定实施例中，晶体管包括在集成电路中，该集成电路可用于电子设备来执行各种操作和功能，诸如存储功能、处理功能或者二者。
[0024]在一个实施例中，半导体衬底100包括硅。在一些实施例中，半导体衬底100包括硅和锗。在一些情况下，层106形成在半导体衬底100的平坦部分上方，其从鳍部件102的基底向上延伸。在一个实施例中，层106包括介电材料。在特定实施例中，层106包括氧化物。例如，层106可包括二氧化硅。在其他情况下，层106可包括氮化硅。在一些情况下，半导体衬底100还包括嵌入的应力体，诸如娃锗应力体和/或碳化娃应力体。
[0025]在一个实施例中，鳍部件102具有基本为矩形的形状。在这些情况下，鳍部件102具有从半导体衬底100的平坦部分垂直延伸的四个侧面，并且鳍部件102具有位于四个垂直侧面上的水平侧面，其基本与半导体衬底100的平坦部分平行。在其他实施例中，鳍部件102具有不同的形状，诸如圆形或三角形。
[0026]