具有掺杂的隔离绝缘层的鳍式场效应晶体管的制作方法

本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其制造方法。

背景技术：

随着半导体工业已经进入到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战已经导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。Fin FET器件通常包括具有高纵横比的半导体鳍并且在其中形成半导体晶体管器件的沟道和源极/漏极区。利用沟道和源极/漏极区的增大的表面面积的优势沿着鳍结构的侧面并且在鳍结构的侧面上方(例如，包裹)形成栅极，以制造更快、更可靠和更好控制的半导体晶体管器件。在一些器件中，诸如利用硅锗(SiGe)、磷化硅(SiP)或者碳化硅(SiP)的FinFET的源极/漏极(S/D)部分的应变材料可以用于提高载流子迁移率。

技术实现要素：

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于制造半导体器件的方法，包括：在衬底上方形成一个或多个鳍；在所述一个或多个鳍上方形成隔离绝缘层；将与氧反应的掺杂剂引入所述隔离绝缘层；对含有所述掺杂剂的所述隔离绝缘层进行退火；以及去除所述第一绝缘层的一部分以暴露所述一个或多个鳍的一部分。

根据本发明的另一方面，提供了一种用于制造半导体器件的方法，包括：在衬底上方形成多个鳍；在所述鳍上方形成隔离绝缘层，其中，所述隔离绝缘层填充相邻鳍之间的凹槽；将与氧反应的掺杂剂引入所述隔离绝缘层；对含有所述掺杂剂的所述隔离绝缘层执行第一退火；平坦化所述隔 离绝缘层；对所述隔离绝缘层执行第二退火；去除所述隔离绝缘层的一部分，以暴露所述鳍的一部分。

根据本发明的又一方面，提供了一种半导体器件，包括：一个或多个鳍，设置衬底上；隔离绝缘层，设置为邻近所述一个或多个鳍；其中，所述隔离绝缘层包括掺杂有与氧反应的材料的氧化硅；栅极结构，设置在所述一个或多个鳍的第一区域上以及所述隔离绝缘层上；以及源极/漏极区域，设置在所述一个或多个鳍的第二区域上。

附图说明

当结合附图进行阅读时，通过以下详细描述可更好地理解本发明。应该注意，根据工业中的标准实践，各个部件未按比例绘制并且仅用于示出的目的。实际上，为了清楚的讨论，各种部件的尺寸可以被任意地增加或减少。

图1示出了在半导体器件中弯曲的鳍的实例。

图2是根据本发明的实施例的用于制造具有鳍结构(FinFET)的半导体FET器件的示例性工艺流程图。

图3-13示出了根据本发明的实施例的用于制造半导体器件的示例性的有顺序的方法以及半导体器件的中间阶段。

图14是根据本发明的实施例的用于制造具有FinFET的半导体FET器件的示例性工艺流程图。

具体实施方式

应该理解，以下公开内容提供了多个不同的实施例或实例以用于实施本发明的不同特征。下面描述了组件和布置的具体实例或实例以简化本发明。当然，这些仅是实例而不旨在限制本发明。例如，元件的尺寸不限制于公开的范围或数值，但是可以取决于工艺条件和/或期望的器件性能。而且，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，使得第一部件和第二部件可以不直接接 触的实施例。为了简化和清楚，可以以不同的尺寸任意地绘制各个部件。

而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中所使用的空间相对位置描述符进行同样的解释。此外，术语“由...制成”意为“包括”或者“由...组成”。

可以从本发明的一个或多个实施例中获利的器件的实例为半导体器件。例如，这种器件为FinFET器件。例如，FinFET器件可以是包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件的互补金属氧化物半导体(CMOS)器件。以下公开内容包括FinFET实例以说明本发明的各个实施例。然而，应该理解，除了权利要求中特别声明之外，本申请不应限制于特定类型的器件。

鳍弯曲和晶体错位是FinFET半导体器件的制造过程中的主要产量抑制因素。在高温退火期间，浅沟槽隔离(STI)氧化物收缩可以导致鳍弯曲和晶体错位(诸如硅晶体位错)。另外，在高温退火操作期间，通过由鳍的氧化所导致的鳍的减薄使得鳍弯曲/晶体位错更严重。在高温退火期间，浅沟槽隔离区域中的氧可以与鳍表面上的硅发生反应，以形成氧化硅。由于STI氧化收缩所导致的张应力和鳍氧化的组合可以导致不可接受的器件生产量。

图1中示出半导体器件300中弯曲的鳍的实例。在高温退火期间，半导体衬底312上的鳍324的上部350由于浅沟槽隔离件322氧化物收缩而导致弯曲。在鳍阵列的端部处的鳍324的鳍弯曲比通过位于鳍324的两侧的沟槽326与相邻鳍间隔开的鳍324的鳍弯曲更加严重。可以通过相邻鳍来稳定鳍，使得内部鳍的鳍完全不会像鳍阵列的端部处的鳍的鳍弯曲一样严重。

在高温退火之前，用大原子物质(诸如选自由锑、砷、锗、铟和硅所组成的组中的一种或多种)掺杂STI区域减小了鳍完全和晶体位错。注入 的大原子物质可以减小STI区域中的张应力和/或在STI区域中产生压应力，而不是张应力。另外，在高温退火期间，注入的掺杂剂可以与STI区域中的氧发生反应，从而防止氧将其表面氧化并且使鳍劣化。

图2示出了根据本发明的实施例的用于制造具有鳍结构(FinFET)的半导体FET器件的示例性方法。示例性方法100包括在衬底上方形成一个或多个鳍的操作102和在一个或多个鳍的上方形成隔离绝缘层的操作104。在将掺杂剂引入隔离绝缘层的操作106之后，进行操作108，其中，使含有掺杂剂的隔离绝缘层退火。在去除隔离绝缘层的一部分的操作110中暴露鳍的一部分。

根据一个实施例，为了制造一个或多个鳍，如图3所示，掩模层14形成在衬底12上方。例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺中的一种或多种来形成掩模层14。例如，衬底12是杂质浓度在约1×10¹⁵cm^-3和约2×10¹⁵cm^-3范围内的p型硅衬底。在其他实施例中，衬底12是杂质浓度在约1×10¹⁵cm^-3和约2×10¹⁵cm^-3范围内的n型硅衬底。例如，在一些实施例中，掩模层14包括衬垫氧化物(例如，氧化硅)层16和氮化硅掩模层18。

可选地，衬底12可以包括其他元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底12是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍可以从SOI衬底的硅层突出或可以从SOI衬底的绝缘层突出。在后者的情况下，SOI衬底的硅层用于形成鳍。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底12。衬底12可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。

可以通过使用热氧化或CVD工艺形成衬垫氧化物层16。氮化硅掩模层18可以通过以下工艺来形成：CVD、等离子体增强的化学汽相沉积(PECVD)、大气压力化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子沉积(PVD)、原子层沉积(ALD)、诸如溅射方法的物理汽相沉积和/或其他工艺。

在一些实施例中，衬垫氧化物层16的厚度在约2nm至约15nm的范围内，并且氮化硅掩模层18的厚度在约2nm至约50nm的范围内。在掩模层14上方 进一步形成掩模图案20。例如，掩模图案20是通过光刻所形成的光刻胶图案。

通过将掩模图案20用作蚀刻掩模，形成衬垫氧化物层16和氮化硅掩模层18的硬掩模图案。在一些实施例中，硬掩模图案的宽度在约5nm至约40nm的范围内。在特定实施例中，硬掩模图案的宽度在约7nm至约12nm的范围内。

如图4所示，通过将硬掩模图案用作蚀刻掩模，将衬底12图案化为多个鳍24，通过使用干蚀刻方法和/或湿蚀刻方法的凹槽蚀刻以形成凹槽26。鳍24的高度在约20nm到约300nm的范围内。在特定实施例中，高度在约30nm到约100nm的范围内。当鳍24的高度不均匀时，可以从对应于鳍24的平均高度的平面测量自衬底的高度。在一些实施例中，每个鳍24的宽度W_f在约7nm至约15nm的范围内。

如图4所示，8个鳍24设置在衬底12上方。然而，鳍的数量不限于8个。可以具有最少一个鳍，并且可以具有8个以上的鳍。此外，一个或多个伪鳍可以设置为邻近鳍的侧部以在图案化工艺中改进图案保真度。在一些实施例中，鳍24的宽度在约5nm到约40nm的范围内，并且在特定实施例中，鳍的宽度可以在约7nm到约15nm的范围内。在一些实施例中，凹槽26的宽度Wt在约5nm到约80nm的范围内，并且在其他实施例中，凹槽26的宽度Wt可以在约7nm到约15nm的范围内。然而，本领域技术人员应该意识到，在通篇描述中所引用的尺寸和值仅是示例性的，并且可以被改变为适合集成电路的不同比例。

在该实施例中，FinFET器件是p型FinFET。然而，本文中所公开的技术还可应用于n型FinFET。

如图5所示，在形成鳍24之后，隔离绝缘层222形成在鳍24之间的凹槽26中以及鳍24上方，使得鳍24埋置在隔离绝缘层22中。隔离绝缘层22还被称为浅沟槽隔离件(STI)。在特定实施例中，STI包括一层或多层。

隔离绝缘层22包括通过LPCVD(低压化学汽相沉积)、等离子CVD或可流动CVD所形成一层或多层绝缘材料，诸如氧化硅、氮氧化硅或者氮化硅。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。可流动介电材料(正如它们的名字所表明的)在沉积期间可以“流动”以填充具有高纵横比的间隙或空间。通常，将各种化学物质加入到含硅前体以允许沉积的膜流动。在一些 实施例中，添加氮氢键合物(nitrogen hydride bond)。可流动介电前体的实例(特别地可流动氧化硅前体)包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或诸如三甲硅烷基胺(TSA)的甲硅烷基胺。在多操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，对可流动膜进行固化和然后退火以去除非期望的元素，从而形成氧化硅。当去除非期望的元素后，可流动膜变得致密和收缩。在一些实施例中，进行多次退火工艺。可流动膜被固化和退火一次以上。可流动膜可以掺杂有硼和/或磷。在一些实施例中，通过SOG、SiO、SiON、SiOCN和/或掺氟硅酸盐玻璃(FSG)中的一层或多层来形成隔离绝缘层22。

如图6所示，在鳍24上方形成隔离绝缘层22之后，与氧反应的大原子物质的掺杂剂42(诸如锑、砷、锗、铟或硅)被注入隔离绝缘层22中。与氧反应的大原子物质42的注入可以减小隔离绝缘层中的张应力，或者甚至将隔离绝缘层中的应力从张应力改变为压应力。此外，注入诸如锑、砷、锗、铟或硅的掺杂剂物质可以提供必要的种子以使隔离绝缘层中的游离氧与注入的物质发生反应。在特定实施例中，通过离子注入将掺杂剂引入隔离绝缘层中。

被注入的掺杂剂的能量为大约1KeV至80KeV并且被注入的掺杂剂的剂量为大约1×10¹³atoms/cm²(个原子/平方厘米)至1×10¹⁷atoms/cm²。在特定实施例中，器件10随后在200℃至650℃的温度下退火60分钟，然后，在1000℃至1100℃的温度下加热0.5至2小时。在特定实施例中，掺杂剂为Ge并且被注入的掺杂剂的能量为大约10KeV至35KeV并且掺杂剂的剂量为大约1×10¹⁵至1×10¹⁶atoms/cm²。在特定实施例中，掺杂剂为Ge，能量为大约30KeV至35KeV并且剂量为大约2×10¹⁵至5×10¹⁵atoms/cm²。在特定实施例中，掺杂剂为Si，能量为大约20KeV至30KeV并且剂量为大约1×10¹⁵至5×10¹⁵atoms/cm²。

执行平坦化操作，以去除隔离绝缘层22的一部分。如图7所示，平坦化操作可以包括化学机械抛光(CMP)和/或回蚀刻工艺。在平坦化操作之后，器件10可以在大约200℃至650℃的温度下经受二次退火20至60分钟，然后，在1000℃至1100℃的温度下加热0.4至4小时。退火操作可以改善隔离绝缘层22的质量。在惰性气体环境(诸如，在N₂、Ar、或He环境)中执行 退火操作。

作为注入大原子物质的结果，STI区域可以具有STI区域中的减小的张应力和/或STI区域中的压应力，而不是在退火操作之后，具有张应力。

如图8所示，可以去除掩模层14，并且进一步去除隔离绝缘层22的上部，使得暴露鳍24的沟道区域(上部)。

在特定实施例中，使用适当的蚀刻工艺执行掩模层14的去除以及隔离绝缘层22的部分去除。例如，可以通过湿蚀刻工艺(诸如通过将衬底浸入氢氟酸(HF)中)来去除绝缘层22。另一方面，可以使用干蚀刻工艺执行隔离绝缘层22的部分去除。例如，可以使用利用CHF₃或BF₃作为蚀刻气体的干蚀刻工艺。在特定实施例中，使用湿蚀刻和干蚀刻操作的组合。

在图9中示出了从隔离绝缘层22中所暴露的鳍24的器件10的等距视图。为了简化本发明，在图9仅示出了三个鳍。鳍24的暴露部分包括两个区域。位于鳍24的中心部分的第一区域36为要形成栅极结构的区域，并且位于鳍24的外围部分的第二区域38为要形成源极/漏极区域的区域。

在特定实施例中，如图10所示，栅极结构28形成在鳍的第一区域36上方。栅极结构形成工艺可以包括以下操作：沉积栅极介电层32、沉积栅电极30、图案化栅极、轻掺杂漏极(LDD)注入、以及退火。随后，在栅极结构38上形成侧壁间隔件34，并且执行源极/漏极注入和退火。图11是沿着图10的线a-a所截取的截面图，其中图10示出了鳍24和栅极结构28的配置。

在特定实施例中，栅极介电层32包括一层或多层介电材料，诸如氧化硅、氮化硅、氮氧化硅、高k介电材料或其他合适的介电材料和/或它们的组合。高k介电材料的实例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金。在一些实施例中，栅极介电层32可以包括由二氧化硅所制成的界面层。

在特定实施例中，栅电极30包括任何适当材料的一层或多层，包括多晶硅，并且可以包括形成在栅电极上方的硬掩模。硬掩模可以由适当的硬掩模材料制成，包括SiO₂、SiN、或SiCN。在一些实施例中，栅极介电层的厚度在约5nm至约20nm的范围内，并且在其他实施例中，在约5nm至约10nm的范围内。栅极结构可以包括附加的层，诸如界面层、覆盖层、扩散/阻挡层、 介电层、导电层、其他合适的层和它们的组合。除了多晶硅之外，栅电极30可包括任何适当的材料，诸如一个或多个金属层，包括铝、铜、钛、钽、钨、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适当的材料或它们的组合。在一些实施例中，栅电极层的厚度在约50nm到约400nm的范围内，并且在其他实施例中，可以在约100nm到200nm的范围内。

在特定实施例中，可以使用先栅极方法或后栅极方法制造FinFET。在使用高k介电层和金属栅极(HK/MG)的实施例中，采用后栅极方法，以形成栅电极。在后栅极方法中，形成伪栅极，随后在高温退火操作之后，在稍后的操作中去除伪栅极，并且形成高k介电层和金属栅极(HK/MG)。

在一些实施例中，侧壁间隔件34用于偏移随后形成的掺杂区域，诸如源极/漏极区域。侧壁间隔件34还可以用于设计或改变源极/漏极区域(结)轮廓。通过适当的沉积和蚀刻技术来形成侧壁间隔件34，并且侧壁间隔件可以包括氮化硅、碳化硅、氮氧化硅、其他适当的材料、或它们的组合。

通过CVD、PVD、ALD或其他适当的技术来形成侧壁绝缘材料的均匀层。然后，对侧壁绝缘材料执行各向异性蚀刻，以在栅极结构的两个主要侧壁上形成一对侧壁绝缘层(间隔件)34。在一些实施例中，侧壁绝缘层34的厚度在约5nm到约30nm的范围内，并且在其他实施例中，可以在约10nm到20nm的范围内。如图10所示，在鳍的要成为源极和漏极的区域上没有形成侧壁绝缘层。

如图12所示，鳍中未被栅极结构28覆盖的第二区域38随后被蚀刻，以去除鳍在STI区域22上方的部分。可以使用适当的光刻和蚀刻技术，以去除鳍的第二区域38。

在特定实施例中，如图13所示，随后在鳍24的蚀刻部分上方形成升高的源极/漏极区域40，以提供FinFET半导体器件10。可以通过一种或多种外延或外延(epi)工艺来形成升高的源极/漏极区域，使得在鳍上以晶体状态形成Si部件、SiC部件、SiGe部件、SiP部件、SiCP部件或者Si EPI上的III-V族半导体材料、或者其他适当的部件。外延工艺包括CVD沉积方法(如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延生长和/或其他 合适的工艺。

在本发明的一些实施例中，形成源/漏电极以接触相应的源极/漏极区域。电极可以由适当的导电材料形成，诸如，铜、钨、镍、钛等。在一些实施例中，在导电材料和源极/漏极界面处形成金属硅化物，以改善界面处的导电性。在一个实例中，使用镶嵌工艺和/或双镶嵌工艺形成基于铜的多层互连结构。在另一实施例中，钨用于形成钨塞。

根据本发明的实施例，随后的加工也可以在半导体衬底上形成各种接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，接触件/通孔/线和多层互连部件配置为连接FinFET器件的各种部件或结构。例如，多层互连包括诸如传统的通孔或接触件的垂直互连件和诸如金属线的水平互连件。

在一些实施例中，继续进行源极/漏极区域的外延生长，直到各个源极/漏极区域合并在一起，以形成具有合并的源极/漏极区域的FinFET半导体器件。

在图14中示出了用于制造半导体器件的另一种方法200。并且包括用于在衬底上形成多个鳍的操作202。执行在鳍上形成隔离绝缘层的操作204。隔离绝缘层填充相邻鳍之间的凹槽并且覆盖鳍，使得鳍掩埋在隔离绝缘层中。执行用大原子物质掺杂隔离绝缘层的操作206，随后进行第一退火操作208。在第一退火之后，执行平坦化隔离绝缘层的操作210，随后进行第二退火操作212。执行去除隔离绝缘层的一部分的操作214，以暴露鳍的一部分。

将大原子与氧反应的材料注入STI区域可以减小STI区域中的张应力和/或生成STI区域中的压应力，而不是在高温退火之后，生成张应力。另外，注入的掺杂剂可以在高温退火期间与STI区域中的氧发生反应，从而防止氧将鳍表面氧化，并且使鳍劣化。

在本发明的一个实施例中，用于制造半导体器件的方法包括在衬底上方形成一个或多个鳍并且在一个或多个鳍上方形成隔离绝缘层。将与氧反应的掺杂剂引入隔离绝缘层。对含有掺杂物的隔离绝缘层进行退火，并且去除氧化物层的一部分以暴露鳍的一部分。

在用于制造半导体器件的方法中，从由锑、砷、锗、铟、硅、和它们的组合所组成的组中选择所述掺杂剂。

在用于制造半导体器件的方法中，通过离子注入将所述掺杂剂引入所 述隔离绝缘层。

在用于制造半导体器件的方法中，被注入的所述掺杂剂能量为大约1KeV至80KeV，并且剂量为大约1×10¹³至1×10¹⁷atoms/cm²。

在用于制造半导体器件的方法中，所述器件包括多个鳍，并且形成所述隔离绝缘层，使得所述隔离绝缘层填充相邻鳍之间的凹槽并且所述鳍埋置在所述隔离绝缘层的内部。

用于制造半导体器件的方法进一步包括：在对所述隔离绝缘层退火之后，平坦化所述隔离绝缘层。

用于制造半导体器件的方法进一步包括在平坦化所述隔离绝缘层之后并且在去除所述隔离绝缘层的一部分之前，执行第二退火。

用于制造半导体器件的方法，进一步包括在所述鳍的第一暴露区域上形成栅极结构，其中，所述栅极结构包括形成在所述鳍上的栅极介电层和形成在所述栅极介电层上的栅电极层。

用于制造半导体器件的方法进一步包括在所述鳍的第二区域上形成源极/漏极区域。

在用于制造半导体器件的方法中，在所述隔离绝缘层中引入掺杂剂将压应力赋予所述隔离绝缘层。

在本发明的另一实施例中，用于制造半导体器件的方法包括在衬底上方形成多个鳍。隔离绝缘层形成在鳍上方。隔离绝缘层填充相邻鳍之间的凹槽。将与氧反应的掺杂剂引入隔离绝缘层。执行含有掺杂剂的隔离绝缘层的第一退火。将隔离绝缘层平坦化。执行隔离绝缘层的第二退火，并且去除隔离绝缘层的一部分，以暴露鳍的一部分。

在用于制造半导体器件的方法中，从由锑、砷、锗、铟、硅、以及它们的组合所组成的组中选择所述掺杂剂。

在用于制造半导体器件的方法中，所述隔离绝缘层包括氧化物。

在用于制造半导体器件的方法中，在所述隔离绝缘层中引入掺杂剂将压应力赋予氧化物层。

用于制造半导体器件的方法进一步包括：在所述鳍的第一暴露区域上形成栅极结构；以及在所述鳍的第二区域上形成源极/漏极区域。

在本发明的另一实施例中，提供一种半导体器件，包括设置在衬底上的一个或多个鳍。隔离绝缘层设置为邻近一个或多个鳍。隔离绝缘层包括掺杂有与氧反应的材料的氧化硅。栅极结构设置在一个或多个鳍的第一区域上和隔离绝缘层上，并且源极/漏极区域设置在一个或多个鳍的第二区域上。

在半导体器件中，所述半导体器件包括多个鳍并且所述隔离绝缘层设置在相邻鳍之间。

在半导体器件中，所述栅极结构包括高k栅极介电层和金属栅电极。

在半导体器件中，所述源极/漏极区域是升高的源极/漏极区域。

在半导体器件中，从由锑、砷、锗、铟、硅、和它们的组合所组成的组中选择所述与氧反应的材料。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。