一种低功耗多核SoC的时钟管理架构设计方法与流程

本发明属于半导体集成电路中芯片时钟管理设计实现方法技术领域，尤其涉及多核soc片上系统的时钟低功耗管理设计方法。

背景技术：

基本上在所有的电子系统和集成电路领域，都用到时钟信号进行时序的控制。随着soc芯片设计的复杂度日益增加，其内部时钟设计也越来越复杂，soc芯片一般基于某种总线架构，在总线上集成有微处理器、存储器、i/o接口模块和其他专门功能处理模块等，一个soc芯片内部通常存在若干个时钟域，其中时钟管理电路可谓soc的基础组成部分，soc的时钟管理架构是为soc片上系统提供顶层时钟管理的电路模块，实现soc片上系统各时钟的配置管理等工作。

多核soc系统芯片由于其工作频率高，系统集成度大，功耗也随之大幅度提升，从而会带来一系列的现实问题：首先，功耗的增加引起的soc运行温度上升会引起半导体参数漂移，影响soc芯片的正常工作，降低了芯片可靠性，增加芯片失效风险；其次，功耗增加引起的soc运行温度上升会缩短芯片寿命，限制了系统性能的进一步提高。功耗已成为制约soc芯片性能提升的重要因素，降低功耗对提高多核soc芯片的可靠性，增加芯片寿命具有重要意义，尤其在基于时钟管理的低功耗设计成为一个非常关键的设计目标。

技术实现要素：

针对上述问题，本发明提出一种多核soc芯片低功耗时钟管理架构设计方法，该款多核soc芯片系统规模比较庞大，由4个高性能dsp核、片上通信、emif接口以及大量的外设组成，各部分要求的速度不同，因此采用不同的时钟进行工作，时钟管理模块要具备控制到多个dsp核和内部各个功能模块时钟的功能，该架构方案能够实现灵活的时钟的配置和管理功能，支持soc芯片的低功耗工作模式。

为解决上述技术问题，本发明提供一种低功耗多核soc的时钟管理架构设计方法，其特征是，在soc芯片内集成锁相环pll电路，对输入时钟进行倍频后得到soc芯片内部需要的高频时钟，倍频后的时钟再根据应用配置信息通过分频器进行不同倍数的分频，得到soc芯片内各个模块所需的工作时钟；

时钟源的选择通过外部端口clkmode控制，选择外部时钟源模式或者pll模式；同时，pll模式的使能与否由寄存器配置；

从dsp核1、从dsp核2、从dsp核3的时钟使能信号由主dsp核通过对低功耗控制寄存器进行配置，分别选择或同时选择使能从dsp核1、从dsp核2、从dsp核3的时钟输出，经门控电路分别输出给各个从dsp核，主dsp核的时钟使能信号长期有效。

soc芯片内的时钟模块产生主时钟送到外部存储器接口emif模块后，在emif模块内进行分频后与片外输入时钟eclkin_mif进行mux选择后产生eclkout时钟信号送到soc芯片外，对soc芯片外部所接的存储器进行读写访问时序控制。

soc芯片内的时钟模块产生主时钟的八分频时钟给外设模块。

soc芯片外部所接的存储器类型包括flash、sram、铁电和磁阻。

设置一组由总线接口进行配置用于时钟管理逻辑的控制和状态寄存器，soc芯片通过这些可配置的寄存器生成所需的时钟控制信号。

所述寄存器包括：时钟选择控制寄存器、锁相环控制寄存器、低功耗控制寄存器和时钟门控状态寄存器。

看门狗模块wdt的时钟信号来自外部时钟源单独的四分频链。

本发明所达到的有益效果：

稳定可靠的时钟是所有时序器件正常工作的基础，也是现代大规模集成电路设计中的难点。多核soc时钟信号的分布结构直接关系到芯片最终的工作频率，片上多核时钟管理架构不仅能够在顶层提供低偏斜、低抖动的时钟信号，可提供灵活多变的时钟模式：高频总线通信时钟，存储器读写时钟，片上低速外设的外围ip时钟等，还能够动态配置系统的时钟频率，内置锁相环灵活配置内部工作时钟，以降低pcb板上输入时钟频率。此外，时钟生成门控模块的设计可关闭不工作时钟，降低功耗。

附图说明

图1时钟管理架构框图；

图2soc芯片内部时钟供给网络图。

具体实施方式

下面结合附图对本发明作进一步描述。以下实施例仅用于更加清楚地说明本发明的技术方案，而不能以此来限制本发明的保护范围。

时钟管理电路负责产生soc芯片内所需的各个模块(如dsp、i/o接口等)各种频率的时钟信号，并同时完成这些时钟的管理功能，即根据应用需求关闭或开启甚至改变某些模块的工作时钟。时钟管理电路的输入一般是芯片外部输入时钟或内置振荡器输出时钟，通常的设计会在soc芯片内集成锁相环pll(phaselockedloop)电路，对输入时钟进行倍频后得到芯片内部需要的高频时钟，倍频后的时钟可再根据应用配置信息通过分频器进行不同倍数的分频，从而得到芯片内各个模块的工作时钟。

时钟管理架构框图如图1所示。

该架构主要由以下几部分电路组成：

(1)可配置pll；

(2)分频器；

(3)时钟生成门控模块；

(4)控制管理模块。

时钟管理模块有一组用于时钟管理逻辑的控制和状态寄存器，由总线接口完成配置，这些寄存器包括：时钟选择控制寄存器、锁相环控制寄存器、低功耗控制寄存器和时钟门控状态寄存器等。可配置pll的输入输出包括输入时钟、复位信号、pll分频/倍频控制信号，以及输出时钟。

芯片通过这些可配置的寄存器生成所需的时钟控制信号。

如通过锁相环控制寄存器配置锁相环倍频系数，从而得到pll的倍频输出时钟；通过低功耗控制寄存器控制各个模块的输出时钟以及门控开关等。图1显示还可以通过pll旁路，将外部输入时钟源直接送入时钟生成门控模块，这一设计既可以降低芯片的功耗，同时也提高了芯片的可靠性，当芯片pll出现问题时，芯片依然能够在低速下工作。

表1为soc芯片内部时钟供给网络图。

表1配置寄存器列表

动态配置soc芯片系统的时钟频率主要实现两个功能：

第一是要实现动态配置pll的输出频率，从而达到改变整个芯片时钟网络频率的目的；

第二是要实现动态设置到各个模块的时钟频率。

图2为soc芯片内部时钟供给网络图。

时钟源的选择通过外部端口clkmode控制，选择外部时钟源模式或者pll模式。同时，pll模式的使能与否由寄存器配置。从dsp核1、核2、核3的时钟使能信号由主dsp核通过对低功耗控制寄存器进行配置，分别选择或同时选择使能dsp核1、核2、核3的时钟输出，经门控电路分别输出给各个从dsp核，主dsp核的时钟使能信号是长期有效的。

时钟模块产生主时钟的八分频时钟给外设模块uart、spi、can。

时钟模块产生主时钟送到外部存储器接口emif模块后，在emif模块内进行分频后与片外输入时钟eclkin_mif进行mux选择后产生eclkout时钟信号送到芯片外，对soc芯片外部所接的flash、sram、铁电、磁阻等类型的存储器进行读写访问时序控制。

看门狗模块wdt的时钟信号来自外部时钟源单独的四分频链。

以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。