本发明涉及内存服务器架构领域，具体涉及一种异构混合内存服务器架构。
背景技术：
现有计算机都采用从内存中读取数据的方式，但伴随着大数据、云计算等技术的蓬勃发展，使得人们将大量数据放入内存后进行分析、计算，这就让传统模式下内存容量有限、功耗大等问题变得越来越突出。同时，现有计算机内存和外存之间还存在由于i/o性能不匹配导致的数据处理速度低下的问题。
技术实现要素：
为解决上述问题，本发明提供一种大容量、高访问效率的异构混合内存服务器架构。
本发明的技术方案是：一种异构混合内存服务器架构，包括：cpu计算板和nvm板；
cpu计算板上设置有cpu芯片，cpu芯片连接有dram芯片；
nvm板上设置有主fpga芯片，主fpga芯片连接有dram芯片和nvm内存条；
所述cpu芯片通过qpi总线与主fpga芯片连接；所述主fpga芯片维护非易失内存的全局缓存一致性，实现全局内存共享。
进一步地，主fpga芯片包括第一主fpga芯片和第二主fpga芯片；
所述cpu芯片通过源地址译码器将奇偶地址的请求均匀分布到第一主fpga芯片和第二主fpga芯片上，实现地址空间奇偶切分。
进一步地，主fpga芯片与nvm内存条之间还设置有扩展fpga芯片和nvm控制器；所述主fpga芯片通过ni总线与扩展fpga芯片连接，所述扩展fpag芯片通过nvm控制器与nvm内存条。
进一步地，所述扩展fpga芯片还通过ddr控制器连接有dramcache芯片。
进一步地，cpu计算板上设置至少两个cpu芯片，所有cpu芯片进行环形全互联。
进一步地，cpu计算板上设置四个cpu芯片。
本发明提供的异构混合内存服务器架构，通过将具有低功耗、大容量的nvm作为远端内存，容量小、速度快的dram作为近端内存的方式，构建大容量、低功耗的异构混合内存系统；对异构内存进行统一编址，解决异构内存系统耦合和速度匹配问题，维护全局数据一致性。本架构内存容量大、功耗低，且cpu访问效率高。
附图说明
图1是本发明具体实施例架构示意图。
具体实施方式
下面结合附图并通过具体实施例对本发明进行详细阐述，以下实施例是对本发明的解释，而本发明并不局限于以下实施方式。
本发明基于dram（dynamicrandomaccessmemory，内存颗粒）、一块包括环形全互连cpu的计算板及一块包括fpga、dram及nvm（non-volatilememory，非易失存储器）内存条的nvm板，构建一种大容量、低功耗的异构混合内存的服务器架构，并对异构内存进行统一编址，解决异构内存系统耦合和速度匹配问题，维护全局数据一致性。
如图1所示，本架构包括：cpu计算板和nvm板。
cpu计算板上设置有cpu芯片，cpu芯片连接有dram芯片，容量小、速度快的dram作为近端内存。
nvm板上设置有主fpga芯片，主fpga芯片连接有dram芯片和nvm内存条，低功耗、大容量的nvm作为远端内存。
cpu芯片通过qpi（quickpathinterconnect，快速互联通道）总线与主fpga芯片连接。其中主fpga芯片是该架构的核心芯片，其维护非易失内存的全局缓存一致性，实现全局内存共享。
在此架构中，可对系统地址空间进行奇偶切分，即主fpga芯片包括第一主fpga芯片和第二主fpga芯片两个fpga芯片，两个fpga芯片各自负责一半nvm地址空间的处理。在cpu端，cpu芯片通过源地址译码器将奇偶地址的请求均匀分布到第一主fpga芯片和第二主fpga芯片这两个fpga芯片上，每个fpga实现一个qpihomeagent的功能，每个fpga实现一个qpihomeagent的功能。nvm访存可以在第一主fpga芯片和第二主fpga芯片这两个fpga芯片上并行处理，以有效提升远程访存带宽。
nvm板上还在主fpga芯片与nvm内存条之间设置有扩展fpga芯片和nvm控制器。主fpga芯片通过ni总线与扩展fpga芯片连接，扩展fpag芯片通过nvm控制器与nvm内存条。在本实施例中，扩展fpga芯片也相应包括有第一扩展fpga芯片和第二扩展fpga芯片，第一主fpga芯片通过ni（nationalinstruments，工业通信协议）总线与第一扩展fpga芯片连接，第二主fpga芯片通过ni总线与第二扩展fpga芯片连接，主fpga芯片与扩展fpga芯片之间进行高速信号传输，扩展fpga芯片通过对nvm内存条的控制，可实现nvm的内存扩展，建立tb级的异构混合内存服务器系统。另外，需要说明的是，主fpga芯片还可将qpi协议转换为ni协议，以实现非易失内存的一致性扩展。
扩展fpga芯片还通过ddr控制器连接有dramcache芯片，将dram充当nvm芯片的cache，用于掩盖和缓解非易失存储器相对于dram较差的延迟性能。
本实施例中，cpu计算板上设置至少两个cpu芯片，所有cpu芯片进行环形全互联。具体的可设置四个cpu芯片，这四个cpu芯片环形全互联。
本架构对于操作系统而言，看到的是由nvm构成的具有非易失的内存空间，它们将是系统内存数据的所在地，而dram将成为运行时数据的缓冲区。对于程序员而言，其看到的是一个统一编址、统一管理的“透明”异构混合内存系统。
本实施例基于dram、一块包括四个环形全互连cpu的计算板及一块包括fpga、dram及nvm内存条的nvm板，构建一种大容量、低功耗的异构混合内存的服务器架构，并对异构内存进行统一编址，解决异构内存系统耦合和速度匹配问题，维护全局数据一致性。
以上公开的仅为本发明的优选实施方式，但本发明并非局限于此，任何本领域的技术人员能思之的没有创造性的变化，以及在不脱离本发明原理前提下所作的若干改进和润饰，都应落在本发明的保护范围内。