本实用新型涉及FPGA数据处理卡，具体涉及一种基于PCI Express总线架构的FPGA数据处理卡。
背景技术：
数据采集系统是信号与信息处理系统的重要组成部分，随着信息技术和高速互联技术的飞速发展，人们面临的信号处理任务越来越繁重，数字信号处理的速度和精度也越来越高，高速数据采集卡的重要性日益凸显。在现有技术中，数据处理卡大多只能以低速传输数据，不能满足数据处理的需求。
技术实现要素：
针对现有技术的不足，本实用新型公开了一种基于PCI Express总线架构的FPGA数据处理卡。
本实用新型的技术方案如下：
一种基于PCI Express总线架构的FPGA数据处理卡，包括多片FPGA；FPGA 包括1片主FPGA和多片从FPGA；所述主FPGA与从FPGA节点之间通过高速串行总线互相连接；每两个从FPGA之间都通过高速串行总线互相连接；所述FPGA 上装配有两组DDR4SDRAM颗粒；第一组DDR4SDRAM颗粒包括4片DDR4SDRAM 颗粒，4片DDR4SDRAM颗粒通过Fly-by拓扑结构组成一组DDR4SDRAM缓存单元；第二组DDR4SDRAM颗粒包括2片DDR4SDRAM颗粒。
其进一步的技术方案为：所述从FPGA的数量为2～6片。
其进一步的技术方案为：主FPGA和各个从FPGA之间还通过Config IO接口互相连接，传输配置信号。
其进一步的技术方案为：第一组DDR4SDRAM颗粒包括4片4Gb、16位的 DDR4SDRAM颗粒，构成一组64位的DDR4SDRAM缓存单元。
其进一步的技术方案为：第一组DDR4SDRAM颗粒连接于每片FPGA的HP BANK接口。
其进一步的技术方案为：第二组DDR4SDRAM颗粒包括2片4Gb、16位的 DDR4SDRAM颗粒。
其进一步的技术方案为：第二组DDR4SDRAM颗粒连接于每片FPGA的HR BANK接口。
其进一步的技术方案为：所述主FPGA上还连接有一片FLASH芯片。
其进一步的技术方案为：数据处理卡包括PCIE接口和SRIO通信接口；数据处理卡还包括2个独立的全局时钟网络；第一全局时钟网络为频率是100MHz 的LVDS差分时钟网络，用于数据处理卡的PCIE接口；第二全局时钟网络为频率是156.25MHz的LVDS差分时钟网络，用于数据处理卡的SRIO通信接口。
其进一步的技术方案为：主FPGA还设置有光纤通道和GEN3.0PCIE高速接口。
本实用新型的有益技术效果是：
本实用新型所述的数据处理卡具备多片高性能的FPGA处理节点，包括一片主FPGA和多片从FPGA。主从芯片之间主要采样高速串行通讯进行数据传输。本实用新型中使用了UltraSale FPGA系列的FPGA进行数据卡的架构，该系列的FPGA对资源、接口、时钟等进行了优化，使得本实用新型在高性能计算方面具备卓越的性能。UltraSale FPGA系列的FPGA具有强大的GTX高速收发器，最高可支持16.3GbpS线速率，具备百万门级的逻辑资源，适合大规模逻辑运算的需求。
附图说明
图1是本实用新型的结构图。
具体实施方式
本实用新型涉及一种基于PCI Express总线架构的数据处理卡。PCI (Peripheral Component Interconnect，外部设备互连总线)Express是一种新一代的总线接口，可简写为PCIE。
本实用新型包括多片FPGA(Field-Programmable Gate Array，现场可编程门阵列)。多片FPGA包括1片主FPGA和多片从FPGA。从FPGA数量可扩展为 2～6片。图1是本实用新型的结构图。如图1所示，本实施例中，从PFGA芯片为4片。
主FPGA主要完成各个从FPGA节点之间的数据交互、对从节点进行任务分配、资源调度、数据分发等任务。同时主FPGA担任高速串行接口GTX、10G光纤接口SFP+扩展、PCI Express DMA控制器等功能。另外主FPGA还需要完成对从FPGA的初始化工作。
从FPGA主要负责对主FPGA分解过来的任务模块进行并行运算，另外每个从芯片之间通过高速GTX串行接口进行数据交互。
主FPGA与4片从FPGA之间通过×4(4位，下文中的型号做类似的解释) 高速串行总线互相连接。高速串行总线的单线速率为5Gbps，则×4高速串行总线的总速度可达20Gbps。高速串行总线支持各种高速串行协议，如RapidIO、 Aurora等。从主FPGA连接到各个从FPGA之间还通过低速Config IO接口相连接，主要用于传输配置信号。
每两片从FPGA之间都通过GTX高速串行总线互相连接。GTX高速串行总线支持各种高速串行协议，如RapidIO、Aurora等。
数据处理卡还具备高宽带大容量的动态缓存功能。每片FPGA上装配有两组DDR4SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存储器)颗粒，用于完成处理逻辑和算法时的数据缓存，适合乒乓操作。DDR4 SDRAM是针对Intel的新型内存芯片。
第一组DDR4SDRAM颗粒包括4片4Gb、16位的DDR4SDRAM颗粒，4片DDR4 SDRAM颗粒通过Fly-by拓扑结构构成一组64位的DDR4SDRAM缓存单元。第一组DDR4SDRAM颗粒连接于每片FPGA的HP BANK(High Performance BANK，高性能接口组)接口。其最高可工作在0.83ns时钟频率，其中数据速率可以达到2400M*64bps，DDR4SDRAM效率可以达到90％以上。
第二组DDR4SDRAM颗粒包括2片4Gb、16位的DDR4SDRAM颗粒，2片DDR4 SDRAM颗粒连接于每片FPGA的HR BANK(High Range BANK，高范围接口组) 接口。其可独立工作在高达400MHz的时钟频率下，其中数据速率可以达到 800M*32bps。
主FPGA上还连接有一片FLASH芯片，用于完成对主FPGA的初始化工作。
主FPGA上还设置有×4 10G光纤通道SFP+，用于高速串行接口的扩展，最大支持10Gbps/lane线速率，理论传输有效带宽可达4GB/s。光纤通道串行接口支持各种通信协议，例如RapidIO、Aurora64b/66b以及万兆网络等。主 FPGA上还设置有GEN3.0PCIE X8高速接口，理论上可以达到8Gbps/lane线速率，传输总宽带可达8GB/s。
数据处理卡还包括SRIO通信接口。数据处理卡还包括2个独立的低偏斜、高精度的全局时钟网络。第一全局时钟网络为频率是100MHz的LVDS差分时钟网络，用于数据处理卡的PCIE接口；第二全局时钟网络为频率是156.25MHz 的LVDS差分时钟网络，用于数据处理卡的SRIO通信接口。
数据处理卡通过电源采样外部独立接口供电。
以上所述的仅是本实用新型的优选实施方式，本实用新型不限于以上实施例。可以理解，本领域技术人员在不脱离本实用新型的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本实用新型的保护范围之内。