减轻逻辑单元及其放置的扩散长度效应的制作方法

所公开的方面涉及用于半导体装置的设计和制造中的逻辑单元库。更具体地，示范性方面涉及减轻逻辑单元及其放置中的扩散长度(lod)效应。

背景技术：

在(例如金属氧化物半导体(mos)晶体管的)晶体管级布局中，扩散长度(lod)是指晶体管的源极与漏极端子之间的扩散区延伸远离栅极端子的量。lod效应是指基于lod在mos晶体管上引起的应力。一般来说，较小的lod导致较大的应力，或换句话说，具有较坏的lod效应，而增加或改进lod可引起性能改进。

难以使用标准逻辑单元和放置技术来完全减轻晶体管级布局中的晶体管上的lod效应。减轻lod效应的一些技术聚焦于延伸扩散区，在可能的情况下，左和右扩散边缘经配置以共享共用电气结(例如电力和接地连接)。然而，以此方式延伸扩散区可妨碍尝试以导致逻辑单元抵接或邻接的方式放置相等或相当物理占据面积(也依据扩散层的单元栅距或宽度来测量)的逻辑单元的单元放置方法。此类抵接可实现邻接单元之间的扩散边缘的共享，且潜在地增加邻接单元的有效lod。然而，以此方式来改进扩散边缘共享的逻辑单元放置在一些情况下可能是不可行的。

举例来说，考虑鳍式场效晶体管(finfet)技术，其中共用栅极端子可在多个鳍片(或多个fet单元的源极/漏极端子)之间共享，鳍式场效晶体管逻辑库可包含具有不同鳍片计数的逻辑单元。如果一些鳍片的扩散区可如上所述延伸，那么逻辑库可包含具有不均匀长度的扩散区的逻辑单元，这意味着邻接单元一些鳍片可能无法与相邻小区共享其扩散区。另外，扩散(在横向方向上向扩散长度的)橫向宽度与逻辑单元布局中的每一逻辑单元的鳍片的数目成比例地变化。虽然常规布局技术可允许具有相同数目的鳍片或相同宽度的逻辑单元抵接，此类技术可能不准许以可能已允许共享扩散区的方式来放置具有不同鳍片计数的两个单元。

因此，需要改进的逻辑单元及其放置方法，其避免常规技术的前述问题，同时减轻lod效应。

技术实现要素：

本发明的示范性方面是针对用于逻辑单元放置的系统和方法，其改进晶体管的扩散长度。

举例来说，一种示范性方法是针对逻辑单元放置，其中所述方法包含：识别具有由第一扩散切口限界的第一扩散节点的第一晶体管；用第一浮动栅极来代替所述第一扩散切口；以及添加具有第一填充扩散区的第一填充单元，以延伸第一扩散节点的扩散长度。在一些方面中，增加扩散长度引起改进第一晶体管的驱动强度和性能。在一些方面，第一扩散节点在第一晶体管的左侧或右侧，且其中延伸第一扩散节点的扩散长度满足第一晶体管的分别左侧(例如sa)或右侧(例如sb)的对应最大长度规范。第一扩散节点和第一填充扩散区连接到相同电位(例如vdd或gnd)，且第一晶体管和第一填充单元可具有相同的装置沟道长度或相同的阈值电压或植入。

在一些方面，公开一种设备，其中所述设备包括用于执行示范性功能和单元放置方法的装置。举例来说，所述设备包括：用于识别具有由第一扩散切口限界的第一扩散节点的第一晶体管的装置；用于用第一浮动栅极来代替所述第一扩散切口的装置；以及用于添加具有第一填充扩散区的第一填充单元来延伸所述第一扩散节点的扩散长度的装置。

一些方面是针对一种包括集成电路布局的设备，其中所述集成电路布局包括：第一晶体管，其具有由第一浮动栅极限界的第一扩散节点；以及第一填充单元，其包括填充扩散区，所述填充扩散区经配置以抵靠所述第一浮动栅极，并延伸所述第一扩散节点的扩散长度。

在一些方面，公开包括代码的非暂时性计算机可读存储媒体，其中所述代码在由处理器执行时，致使所述处理器执行单元放置方法，所述非暂时性计算机可读存储媒体包括：用于识别具有由第一扩散切口限界的第一扩散节点的第一晶体管的代码；用于用第一浮动栅极来代替所述第一扩散切口的代码；以及用于添加具有第一填充扩散区的第一填充单元来延伸所述第一扩散节点的扩散长度的代码。

附图说明

呈现附图来辅助描述本发明的方面，且仅仅是为了说明所述方面而非限制所述方面而提供附图。

图1a-b说明常规的晶体管级布局。

图2a-b说明与本公开的示范性单元放置方法有关的晶体管级布局。

图3a-b说明与本公开的示范性单元放置方法有关的晶体管级布局。

图4说明根据本公开的单元放置方法的流程图。

图5描绘可在其中有利地使用本公开的方面的示范性计算装置。

具体实施方式

在以下涉及本发明的特定方面的描述和相关图式中公开本发明的方面。可在不脱离本发明的范围的情况下设计替代方面。另外，将不会详细描述或将省略本发明的众所周知的元件以免混淆本发明的相关细节。

词语“示范性”在本文中用于表示“充当实例、例子或说明”。本文中描述为“示范性”的任何方面不必解释为比其它方面优选或有利。同样地，术语“本发明的方面”并不要求本发明的所有方面都包含所论述的特征、优点或操作模式。

本文中所使用的术语仅是出于描述特定方面的目的，且无意限制本发明的方面。如本文所使用，单数形式“一”和“所述”既定还包括复数形式，除非上下文另外清楚地指示。将进一步理解，术语“包括”和/或“包含”当在本文中使用时指定所叙述的特征、整数、步骤、操作、元件和/或组件的存在，但并不排除一或多个其它特征、整数、步骤、操作、元件、组件和/或其群组的存在或添加。

另外，在待由(例如)计算装置的元件执行的动作序列方面描述许多方面。将认识到，本文中描述的各种动作可由具体电路(例如，专用集成电路(asic))，由正由一或多个处理器执行的程序指令或由所述两个的组合来执行。另外，本文中所描述的这些动作序列可被视为全部在任何形式的计算机可读存储媒体内体现，在所述计算机可读存储媒体中存储有对应的计算机指令集，所述计算机指令在执行时将致使相关联的处理器执行本文中所描述的功能性。因此，本发明的各种方面可以数个不同形式来体现，预期所有形式属于所主张的标的物的范围内。另外，对于本文所描述的方面中的每一者，任何此类方面的对应形式可在本文中描述为(例如)“经配置以”执行所描述动作的“逻辑”。

本公开的示范性方面是针对用于增加lod的逻辑单元布局和放置方法。在一些方面，通过例如使门浮动来延伸基础扩散区域的技术来替换终止扩散区的常规扩散切口。填充单元或填充扩散区还用于延伸相同电位的扩散区域。还公开用于放置和抵接具有不同鳍片计数以及不同沟道长度、植入(或对应地阈值电压特性)等的电路的各种技术。此外，还公开基于例如放置宽度要求、最大左/右扩散距离等方面的特定单元(包含库中的可用单元的镜面翻转)的适当选择。以下部分提供与上述放置方法有关的实例算法和过程流程。

首先参考图1a-b，将论述逻辑单元放置的一些常规方面。在图1a中，布局100的俯视示意图示出为具有两个单元，单元102a-b。示出相应单元102a-b的扩散106a-b，连同一般由参考标号104表示的若干多晶硅(多晶体)层。在布局100中，扩散106a-b可分别通过多晶体层104从对应单元106a-b的左和右边缘凹入(凹入距离可为预指定的值，例如从相应单元的边缘开始的接地规则空间的二分之一)。在此布置中，扩散106a-b的长度通过多晶体层104限界在相应的左和右单元边缘上。如果这些边缘上的多晶体层104是左浮动的(即，不连接到接地端子或供应电压，例如vss/vdd)，那么扩散106a-b的长度在由多晶体层104标记的边界处停止。在一些情况下，可通过将多晶体层104系结到与相应扩散106a-b相同的电位(还被称作栅极系结)，来使扩散106a-b延伸到相应单元边缘；然而，如果存在潜在失配(例如单元102a-b的扩散106a-b可分别处于不同电位，例如vdd和接地)，那么这引起与邻近单元的短路或漏电流的可能性。

在图1b中，示出布局150，其中使用扩散切口108来使扩散106a-b朝相应的单元边缘延伸。在扩散切口中，扩散层电隔离(例如切开或去除)，这意味着单元102a-b可抵靠，即使扩散106a-b处于不同电位也是如此；然而，扩散106a-b的长度是受限的，且由扩散切口108限界，从而减少lod。

在示范性方面中，通过最小化扩散切口、栅极系结等的使用来避免常规设计的上述缺点，但对于一些实例情形，使用将参考图2a-b以及3a-b描述的示范性算法来延伸扩散区。

参考图2a-b，布局200表示通过示范性技术从其实现布局250的开始点。因此，参看图2a，布局200说明通过填充区分隔开的电路1和2的布局的俯视示意图。电路1和2可各自包括p沟道fet(或pfet)和n沟道fet(或nfet)，但具有不同的鳍片计数，如将进一步详细描述。电路1和2可如图所示通过填充区分隔开，其可提供用于改进电路1和2的基础扩散区的lod的各种选项。在布局中，被识别为210a-h的水平线表示用于放置鳍片的可能区。被识别为214a-ⅰ的垂直线表示用于放置多晶硅层(多晶体)的可能区。鳍式场效晶体管，例如pfet和nfet，形成于对应的p型和n型扩散区之上，其中多晶体充当栅极(即，连接到栅极电位)，且一或多个鳍片与所述多晶体相交。

举例来说，在连接到节点1(其可为任何预指定的电位)的p型扩散202a处实现电路1的3鳍片pfet，以形成漏极端子，且p型扩散202b连接到vdd以形成源极端子，其中多晶体214b充当连接到栅极电位的栅极端子，且在线210a、210b和210c处实现三个鳍片。类似地，在连接到vdd的p型扩散206a处实现电路2的2鳍片pfet，以形成源极端子，p型扩散206b连接到节点2(其可为任何预指定的电位)以形成漏极端子，其中多晶体214h充当连接到栅极电位的栅极端子，且在线210b和210c处实现两个鳍片。布局200说明限制扩散202b和206a的基础长度的扩散切口212a和212b的效应。如果扩散切口212a和212b不存在，那么可有可能使相应扩散202b和206a的长度延伸到填充区(其可为自由空间，例如在所说明实例中，隔开多晶体214c和214g之间的n＝4多晶体栅距，其中对于示范性方法，填充区中不存在单元作为开始点)。

现将描述电路1和2的nfet。电路1的5鳍片nfet在连接到节点1(其可为任何预指定的电位)的n型扩散204a处实现以形成漏极端子，以及在连接到接地(gnd)的n型扩散204b处实现以形成漏极端子，其中多晶体214b充当连接到栅极电位的栅极端子，且在线210d-h处实现五个鳍片。类似地，电路2的3鳍片nfet在连接到gnd的n型扩散208a处实现以形成源极端子，在连接到节点2(其可为任何预指定的电位)的n型扩散208b以形成源极端子，其中多晶体214h充当连接到栅极电位的栅极端子，且在线210d-f处实现三个鳍片。布局200再次说明限制扩散204b和208a的基础长度的扩散切口212a和212b的效应。如果扩散切口212a和212b不存在，那么可有可能使相应扩散204b和208a的长度延伸到填充区中。

应注意，归因于电路1和2的相应pfet和nfet的不同鳍片计数，在常规布局技术中，直接抵接可为不可能的。在参看图2b的布局250的以下描述中，描述用于进行以下操作的方法：用填充区中的填充单元来填充扩散区，以通过将扩散切口212a-b转换为连续扩散来延伸电路1和2的相应pfet和nfet的基础扩散；以及提供配合或抵接共享公共节点(例如电力或vdd/gnd)的单元且在pfet和nfet两者上具有共用装置大小(例如沟道长度，如由多晶硅层的宽度提供)的能力。在一些方面，还可使以此方式延伸扩散符合最大左/右扩散长度(在本领域中还分别被称作sa/sb值)的任何现有设计规则或规范。如本文中所使用，术语“sa”和“sb”指代作为相关lod效应的与鳍式场效晶体管的装置模型相关联的参数。本领域的技术人员将容易理解，如何基于所述过程的装置模型中的类似参数的存在，来使本公开的教示适应它们在其起作用的过程节点。

参看图2b，说明布局250，其可通过从图2a的布局200开始并进行添加和修改，例如通过示范性放置方法或算法来达到。布局200的扩散切口212a和212b分别由布局250中的浮动门216a和216d代替。通过允许对应多晶体214c和214g浮动(即，保持未连接或从到电力(vdd)、接地(gnd)等的电连接隔离)来产生浮动门，例如216a和216d。因此，电路1的基础扩散区202b、204b以及电路2的206a、208a不再分别由扩散切口212a和212b端接，但允许如下延伸。

聚焦在电路1和2的pfet上，应认识到，电路2的2鳍片pfet具有比电路1的3鳍片pfet低的驱动强度，因为驱动强度随着鳍片计数而增加。还可通过随着lod效应减小而增加鳍式场效晶体管的基础扩散区，来增加驱动强度。对于相同扩散长度，具有较少鳍片的晶体管上的lod效应可比具有较多鳍片的晶体管上的lod效应差。因此，为了最小化lod的不利影响，用于添加扩散区来配合不同鳍片计数的鳍式场效晶体管的示范性方法以较低鳍片计数的鳍式场效晶体管开始。因此，以电路2的2鳍片pfet开始，添加扩散区206d来延伸2鳍片pfet的扩散206a。扩散206d还连接到与扩散206a相同的电位(vdd)，且因为多晶体214g配置为布局250中的浮动栅极216d，所以扩散206a可在穿过扩散206d的长度上延伸，因此增加扩散206a的扩散长度。应注意，如果漏极和源极扩散(例如电路2的2鳍片pfet的扩散206a和206b的电位是不同的，其中扩散中的一者(例如206a)的电位不是vdd而是例如不同电压，且另一扩散是不同信号值(例如节点-2)，那么在一些方面，也有可能将多晶体214g系结到vdd，以实现使扩散206a的扩散长度延伸穿过206d的效应，但以此方式的栅极系结在一些情况下有可能导致无意泄露和短路，因此可慎重使用此类技术。此外，还可需要引入栅极切口来使pfet和nfet两者共用的栅极连接断裂，如将参考下文的图3a-b所论述。

由于填充区有较多空间给扩散长度填充，例如上文所论述的206d，因此通过还填充连接到相同电位(vdd)的扩散206c，并从多晶体214f创建浮动栅极216c来延伸过一或多个多晶体栅距，从而使206a的扩散长度延伸得更远，穿过扩散206d和206c朝向电路1。两个多晶体栅距的对应长度延伸可提供所要的性能改进，且改进电路2的2鳍片pfet的左侧上的lod，然而也满足最大长度(sa)规范。

因此，现参看电路1，通过填充扩散202c和202d，电路1的3鳍片pfet的右侧(sb)上的扩散202b的扩散长度也可类似延伸两个多晶体栅距，将它们连接到与扩散202b相同的电位(vdd)，并分别从多晶体214c和214d形成浮动门216a和216b。扩散202b的二多晶体栅距延伸也可足以实现电路1的3鳍片pfet的所要性能和lod改进，同时也满足最大长度(sb)规范。

为了使电路1的3鳍片pfet和电路2的2鳍片pfet的扩散分开，可将扩散切口212c放置在多晶体214e上。此扩散切口可为rx切口(或“rc”)或第一切口(或“fc”)。在一些情况下，当实现所要扩散长度时，还可通过将类似切口直接放置在扩散区上，而不是如在扩散切口的情况下由多晶体层标记的边缘上，将第一切口放入扩散区中。在本公开的范围内，用于分离电路1和2的扩散，和/或终止电路1和2的扩散的各种其它技术也是可能的。在示出的实例中，相同扩散切口212c也将适用于分离电路1和2的nfet,现将进一步详细描述。

类似于pfet的扩散长度延伸，电路1和2的5鳍片nfet和3鳍片nfet分别也延伸。上文针对pfet所论述的相同浮动门216a-d以及扩散切口212c也将适用于布局250中的nfet。这是因为电路1和2中的每一者中的nfet和pfet的类似端子连接于相同节点之间，即电路1的(vdd、节点1、gnd)与电路2的(vdd、节点2、gnd)之间。因此，将类似填充方法应用于nfet，其中不考虑填充的次序(由于上文针对pfet所论述的相同浮动门216a-d和扩散切口212c也将适用于nfet)：电路1的5鳍片nfet的扩散204b通过扩散204c和204d延伸，也分别通过浮动门216a和216b连接到与204b相同的潜在(gnd)(以满足所要性能和lod改进，同时注意任何现有sb规范)；且电路1的3鳍片nfet的扩散208a通过扩散208d和208c延伸，还分别通过浮动门216d和216c连接到与208a相同的电位(gnd)(以满足所要性能和lod改进，同时注意任何现有sa规范)。对于电路1和2两者，在如上的扩散填充之后，可添加通孔(未图示)来完成适当的电力/接地轨连接。

现在参考图3a-b，分别参考布局300和350来描述示范性放置方法。在许多方面，图3a-b的放置方法类似于图2a-b的方面，且已使用类似的参考标号来指示相似性。举例来说，考虑布局300作为开始点，类似于布局200，已示出电路1和2通过填充区分离，其中鳍片线310a-h用于可能的鳍片，且多晶体层314a-ⅰ用于形成可能的多晶体(栅极)连接。因此，电路1还包含3鳍片pfet，其具有形成于鳍片线310a-c处的鳍片以及多晶体314b处的栅极端子，以及5鳍片nfet，其具有形成于鳍片线310d-h处的鳍片以及多晶体314b处的栅极端子；且电路2还具有2鳍片pfet，其具有形成于鳍片线310b-c处的鳍片以及多晶体314h处的栅极端子，以及3鳍片nfet，其具有形成于鳍片线310d-f处的鳍片以及多晶体314h处的栅极端子。

然而，不同于布局200，在布局300中，电路1和2的扩散区不连接到相同端子。更详细地说，电路1连接在端子(vdd、节点1和gnd)与连接到vdd的扩散302b之间，扩散302a和304a连接到节点1，且扩散304b连接到gnd。另一方面，电路2连接在(vdd、节点2和节点x)与连接到vdd的扩散306a之间，扩散306b和308b连接到节点2，且扩散308a连接到节点x(其可为不同于gnd的电位)。因此，在此情况下，添加扩散填充(例如连接到gnd)可能不可能延伸连接到节点x的电路2的3鳍片nfet的扩散308a；而另一方面，对于包含电路2的2鳍片pfet的其余鳍式场效晶体管，扩散延伸以如上文在图2a-b所描述的类似方式可为可能的。因此，在图3b中引入切口318，来将多晶体314g分成浮动栅极316d和扩散切口312d，如下文将进一步详细描述。

再次，从图3a的布局300开始，通过示范性放置方法来实现图3b的布局350。在无图2a-b的类似方面的详尽重复的情况下，为了简洁起见，应注意，通过填充分别经由浮动门316d(下文进一步论述)和316c连接到与扩散306a的相同电位(vdd)的扩散306d和306c，来延伸电路2的2鳍片pfet的扩散306a；以及通过填充分别经由浮动门316a和316b连接到与扩散302b相同的潜在(vdd)的扩散302c和302d，来延伸电路1的3鳍片pfet的扩散302b。电路1的3鳍片pfet和电路2的2鳍片pfet的扩散通过放置在多晶体314e上的扩散切口312c分离。

还类似地通过朝向相同扩散切口312c填充连接到与扩散304b相同的电位(gnd)的扩散304c和304d，来延伸电路1的5鳍片nfet的扩散304b。

然而，由于电路2的3鳍片nfet的扩散308a连接到不同的电位节点x，因此扩散308a无法以与针对图2b的布局250相同的方式延伸。因此在布局350中，可放置扩散切口312b，从而终止连接到节点x的扩散308a的扩散长度，并使扩散308a与填充在填充区中并连接到gnd的扩散308d和308c分离。因此，在这方面，使用相同的多晶体314g来支持浮动栅极316d以及扩散切口312d。为了实现此双重功能，将切口318放置在多晶体314g上，其将多晶体314g电和物理上隔离成两个部分，一个用以支持浮动栅极316d，且另一个用以支持扩散切口312d。

在上文所述的示范性方面中，可将各种单元放置在电路1的左侧和/或电路2的右侧，且类似的放置技术可扩展来添加填充单元(或扩散)。

在一些方面，各种多晶体层(例如形成于214a-ⅰ/314a-ⅰ处)可具有不同宽度，以支持使用多晶体层作为栅极端子的基础装置(pfet/nfet)的不同沟道长度。举例来说，电路1可具有与电路2不同的沟道长度(例如多晶体214b/314b可具有与多晶体214h/314h不同的宽度)。

此外，在一些方面，可抵接具有不同植入或对应阈值电压的电路。举例来说，电路1可具有对应扩散的植入以支持高阈值电压，而电路2可支持图2a-b和/或3a-b中的低阈值电压。

在(例如开始点布局200和300中的电路1和2的)横向放置单元与填充单元(例如布局250和350中的填充区中的扩散)之间的放置间隔为指定或想要的情况下，示范性算法可首先填充所述填充区中的扩散，如上文参考图2-3所论述，以覆盖具有扩散单元的其余填充区。随后，对于其中放置间隔是指定的区，可应用以下放置方法。一方面，可使填充单元的装置大小(鳍片计数)与配合边缘(例如图2-3中的电路1和2的右/左边缘)匹配以提供均匀扩散宽度。如果电力(vdd)或接地(gnd)节点存在于这些边缘上，那么可提供浮动栅极(例如类似于216a/316a)，或在一些情况下，还可使用边缘处的多晶体的栅极系结。一方面，考虑可存在于填充单元/扩散之间的左和右单元放置规范两者，可放置填充单元。在一些方面，可提供唯一填充单元来满足规范。可将填充单元植入放置在放置行内的两个不同单元之间，其中填充单元的左和右边缘设计成与填充单元抵靠的电路的边缘的鳍片计数匹配。在一些方面，可将扩散切口(或rx切口或第一切口)放入填充单元的扩散中，以满足最大sa、sb规范，其中可以改进性能的方式来确定切口的位置，同时以具有较小鳍片计数或任何其它规范/特殊标记的装置开始。具有切口(例如rx切口或第一切口)的填充单元可支持放置在填充单元的左和右边缘上的电路单元(例如pfet/nfet)的不同鳍片计数。填充单元可向与电路单元介接的共享边缘上的电力(vdd)和/或接地(gnd)轨提供通孔冗余。在一些方面，给定或标准填充单元可为就地镜面翻转(在图2-3中所示的俯视图中的横向且水平翻转，以允许具有电力(vdd)和/或接地(gnd)轨的共享常见大小装置直接抵靠，企图也最小化布局中的填充单元的使用。在一些方面，可放置具有有效无或零放置宽度(例如无额外多晶体栅距)的填充单元来支持其间不具有填充区的布局上的电路单元。举例来说，如果第一晶体管在晶体管布局中抵接第二晶体管，那么如果所述第一和第二晶体管是具有相等数目的鳍片的鳍式场效晶体管，则可通过在所述第一和第二晶体管之间引入零宽度的空间来添加填充区。

在一些方面，还可能向时序分析工具传送或表达关于有效扩散长度的信息(例如在根据上文所述的方面添加扩散区之后的有效sa、sb值)。所述时序分析工具可用于预测或分析所放置的电路的时序，且具有改进的扩散长度和对应地改进的性能，所述时序分析工具可使较低或较好的时序度量与lod改进了的电路单元相关联。

在一些方面，放置方法可设计成在针对扩散区共享相同电位但不共享共用装置大小或鳍片计数的单元之间引入空间(例如可引入填充区，如果如图所示，图2-3中的电路1和2的pfet之间尚未存在填充区)。在此些情况下，即使开始点尚未具有如先前论述的填充区，也可使用为填充单元添加扩散同时考虑任何最大sa、sb规范的以上方面，使用镜面翻转来允许共享具有电力(vdd)和/或接地(gnd)轨来直接抵接以最小化填充单元的使用等的常见大小的装置。

因此，应了解，各方面包含用于执行本文中所公开的过程、功能和/或算法的各种方法。举例来说，如图4中所说明，一方面可包含逻辑单元放置的方法400，如下。

在框402中，方法400包括识别具有第一扩散节点(例如扩散202b)的第一晶体管(例如图2a中的电路1的3鳍片pfet)，所述第一扩散节点由晶体管级布局(例如图2a的布局200)中的第一扩散切口(例如扩散切口212a)限界。

框404包括用第一浮动栅极(例如图2b中的浮动栅极216a)来代替第一扩散切口。

框406包括添加具有第一填充扩散区(例如图2b中的202c)的第一填充单元，以延伸第一扩散节点的扩散长度。如上文所论述，在一些方面，增加扩散的长度引起改进第一晶体管的驱动强度和性能。在一些方面，扩散节点在第一晶体管的左侧(例如202a)或右侧(例如202b)上，且其中延伸第一扩散节点的扩散长度满足了第一晶体管的分别左侧(例如sa)或右侧(例如sb)的对应最大长度规范。第一扩散节点(例如202a)和第一填充扩散区(例如202c)连接到相同电位(例如vdd，或在一些情况下(例如在电路1的5鳍片nfet的扩散节点204b和填充扩散区204c的情况下，所述相同电位可为接地(gnd))。另外，第一晶体管和第一填充单元可具有相同的装置沟道长度(例如相同厚度的共享多晶体214c)或相同的阈值电压或植入。

如图2-3所示，举例来说，第一晶体管可为具有若干一或多个鳍片(例如电路1的3鳍片pfet)的鳍式场效晶体管，其中第一扩散节点的第一宽度(例如扩散202b的宽度)与鳍片的数目成比例，且其中第一填充扩散区的宽度(例如扩散202c的宽度)与第一宽度匹配。尽管图4中未图示，如先前所阐述，在一些方面，方法400可进一步包含将第一切口放置在第一填充扩散区节点中(例如202c中的第一切口)，以满足第一扩散节点的最大长度规范(例如sb)。在一些情况下，还可将第一切口(例如212c)放置在第一填充扩散区(例如202d)与第二扩散区(例如206c，在一些情况下，其也可为填充扩散区)之间的界面处，其中第二扩散区(例如对应于206c的2鳍片的宽度不同于第一填充扩散区(例如对应于202d的3鳍片)的宽度。另外，可在晶体管级布局中的第一晶体管(例如第一电路的3鳍片pfet)与第二晶体管(例如第二电路的2鳍片pfet)之间的填充区(例如如图2-3中所绘示)中添加第一填充单元，其中第一晶体管(例如3鳍片pfet)和第二晶体管(例如2鳍片pfet)两者均为具有对应的第一和第二数目的一或多个鳍片(例如分别为3鳍片和2鳍片)的鳍式场效晶体管。如先前如先前，如果填充区尚不存在，例如如果第一晶体管抵接晶体管布局中的第二晶体管，那么可通过添加晶体管级布局中的第一和第二晶体管之间的空间，且在填充区中添加第一填充单元，来引入填充区。然而，在一些情况下，所述空间可具有零宽度，例如如果所述第一和第二晶体管是具有相等数目的鳍片的鳍式场效晶体管。

另外，尽管图4中未图示，但在一些方面，可从库中的唯一单元或基于例如使逻辑单元库中的现有单元的晶体管布局镜面翻转等操纵来创建第一填充单元。在一些方面，晶体管级布局(例如布局300-350)中的第二晶体管(例如图3a-b中的电路2的3鳍片nfet)的第二扩散区包括连接到第二电位(例如节点x)的第二扩散节点(例如扩散308a)，其不同于与第二扩散共享共用多晶硅层(例如314h)的第三扩散(例如308d)，且将扩散切口(例如312d)放置在共用多晶硅层中。另外，如果共用多晶硅层(例如314h)也连接到第一浮动栅极(例如316d)，那么可放置多晶硅切口或栅极切口(例如318)来使共用多晶硅层从第一浮动栅极断开。

如将了解，示范性方面包含设备，其包括用于执行方法400的各种装置，例如用于设计集成电路布局的电子设计自动化(eda)工具。此外，若干方面还包含例如计算机可读存储媒体等设备，所述计算机可读存储媒体包括表示集成电路布局(例如图2a的布局200)的数据，其中所述集成电路布局可包括：第一晶体管(例如图2a中的电路1的3鳍片pfet)，其具有由第一浮动栅极(例如图2b中的浮动栅极216a)限界的第一扩散节点(例如扩散202b)，以及包括填充扩散区(例如图2b中的202c)的第一填充单元，所述填充扩散区经配置以抵接所述第一浮动栅极，且延伸第一扩散节点的扩散长度。另外，所述集成电路布局还可包含第一填充扩散区中的扩散切口或第一切口，以满足第一扩散节点(例如sa或sb)的最大长度规范。

现将关于图5论述其中可利用本公开的示范性方面的实例设备。图5示出计算装置500的框图。在一些方面，方法400可在计算装置500的一或多个单元的晶体管级布局中使用。

计算装置500示出为包含耦合到存储器510的处理器502。图5还示出耦合到处理器502且耦合到显示器528的显示器控制器526。在一些情况下，计算装置500可用于无线通信，且图5还以虚线示出任选框，例如耦合到处理器502的译码器/解码器(编解码器)534(例如音频和/或话音编解码器)，以及耦合到编解码器534的扬声器536和麦克风538；以及耦合到无线控制器540的无线天线542，所述无线控制器耦合到处理器502。在这些任选框中的一或多个存在的情况下，在特定方面中，处理器502、显示器控制器526、高速缓冲存储器504、高速缓冲存储器控制器506、存储器510和无线控制器540包含在封装内系统或芯片上系统装置522中。

因此，特定方面，输入装置530和电力供应器544耦合到芯片上系统装置522。此外，在特定方面，如图5中所说明，在一或多种任选框存在的情况下，显示器528、输入装置530、扬声器536、麦克风538、无线天线542，以及电力供应器544在芯片上系统装置522外部。然而，显示器528、输入装置530、扬声器536、麦克风538、无线天线542和电力供应器544中的每一者可耦合到芯片上系统装置522的组件，例如接口或控制器。

应注意虽然图5大体上描绘了计算装置、处理器502和存储器510，但是它们也可以集成到机顶盒、音乐播放器、视频播放器、娱乐单元、导航装置、个人数字助理(pda)、固定位置数据单元、计算机、膝上型计算机、平板计算机、通信装置、移动电话、服务器或其它类似装置中。

所属领域的技术人员将了解，可使用多种不同技术和技法中的任一个来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示在整个上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和码片。

另外，所属领域的技术人员应了解，结合本文中所公开的方面描述的各种说明性逻辑块、模块、电路和算法步骤可实施为电子硬件、计算机软件或两者的组合。为清晰地说明硬件与软件的此可互换性，上文已大体就各种说明性组件、块、模块、电路和步骤的功能性加以描述。此类功能性是实施为硬件还是软件取决于特定应用以及强加于整个系统的设计约束。本领域技术人员可针对每一特定应用以不同方式来实施所描述的功能性，但这样的实施决策不应被解释为会引起脱离本发明的范围。

结合本文中所公开的方面描述的方法、序列和/或算法可直接以硬件、以由处理器执行的软件模块或以硬件和软件模块的组合来体现。软件模块可驻留在ram存储器、快闪存储器、rom存储器、eprom存储器、eeprom存储器、寄存器、硬盘、可移动的磁盘、cd-rom，或此项技术中已知的任何其它形式的存储媒体中。示范性存储媒体耦合到处理器，使得处理器可从存储媒体读取信息且将信息写入到所述存储媒体。在替代方案中，存储媒体可与处理器成一体式。

因此，本发明的一方面可包含一种实施用于减少逻辑单元布局中的扩散长度(lod)效应的方法的计算机可读媒体。因此，本发明不限于所说明的实例，且任何用于执行本文中所描述的功能性的装置包含于本发明的方面中。

虽然前述公开内容示出本发明的说明性方面，但应注意，可在不脱离如由所附权利要求书界定的本发明的范围的情况下在本文中作出各种改变和修改。无需以任何特定次序来执行根据本文中所描述的本发明的方面的方法权利要求的功能、步骤和/或动作。此外，虽然可能以单数形式描述或主张本发明的元件，但除非明确陈述限于单数形式，否则也涵盖复数形式。