本发明有关于使用快闪存储器的数据储存装置。
背景技术：
现今数据储存装置常以快闪存储器(flash memory)为储存媒体。快闪存储器常用作记忆卡(memory card)、通用串行总线闪存装置(USB flash device)、固态硬碟(SSD)…等产品。另外有一种应用是采多芯片封装、将快闪存储器与其控制器包装在一起─称为嵌入式快闪存储器模组(如eMMC)。
快闪存储器的数据更新并非对同样储存空间作复写，而是将更新数据储存在闲置空间；至于旧储存内容则转为无效。频繁的写入操作容易致使储存空间充斥无效数据，致使快闪存储器的使用率不理想。快闪存储器的写入最佳化为本技术领域重要课题。
技术实现要素：
根据本发明一种实施方式所实现的一数据储存装置包括一快闪存储器以及一控制器。该快闪存储器包括K个晶粒。各晶粒包括N个区块面。各区块面包括多个区块。各区块包括多个页。一字线操作同一区块中的M页。K、N以及M各自为大于1的整数。该控制器将一主机连续下达的第一组L页数据写入上述K个晶粒中一第一晶粒的L页。L为N与M的乘积。该第一晶粒的上述L页是由该第一晶粒的N个区块面各以一区块中同一字线操作的M页组成。该第一晶粒的N个区块面是交错提供页空间供上述第一组L页数据写入。
根据本发明一种实施方式所实现的一数据储存装置操作方法包括将一主机连续下达的第一组L页数据写入该数据储存装置的一快闪存储器的K个晶粒中一第一晶粒的L页。各晶粒包括N个区块面。各区块面包括多个区块。各区块包括多页。且一字线操作同一区块中的M页。K、N以及M各自为大于1的整数。所述操作方法是令L为N与M的乘积。该第一晶粒的上述L页是由该第一晶粒的N个区块面各以一区块中同一字线操作的M页组成。该第一晶粒的N个区块面是交错提供页空间供上述第一组L页数据写入。
下文特举实施例，并配合附图，详细说明本发明内容。
附图说明
图1A、图1B、图1C分别对应SLC、MLC、TLC技术，图解不同逻辑意义下，相对栅极浮动电子的存储单元分布概率；
图2图解了根据本发明一种实施方式所实现的一数据储存装置200；
图3A更针对多阶存储单元(MLC)技术，图解所有晶粒Die0～Die3接收数据的顺序；
图3B对应图3A显示上述32笔数据写入晶粒Die0～Die3的时序；且
图4针对三阶存储单元(TLC)技术，图解所有晶粒Die0～Die3接收数据的顺序。
符号说明
200～数据储存装置；
202～控制器；
204～快闪存储器；
206～主机；
Die0、Die1、Die2、Die3～晶粒；
P0、P1～区块面；
page0、page1、page2、page3…page511～页；以及
Tprogram0、Tprogram1、Tprogram2、Tprogram3～程序化时间。
具体实施方式
以下叙述列举本发明的多种实施例。以下叙述介绍本发明的基本概念，且并非意图限制本发明内容。实际发明范围应依照申请专利范围界定。
快闪存储器的存储单元有多种形式。单阶存储单元(single level cell，简称SLC)储存单一位元。多阶存储单元(multiple level cell，简称MLC)储存两个位元。三阶存储单元(triple level cell，简称TLC)储存三个位元。图1A、图1B、图1C分别对应SLC、MLC、TLC技术，图解不同逻辑意义下，相对栅极浮动电子的存储单元分布概率。如图所示，一存储单元的逻辑定义是依照存储单元的栅极浮动电子量划分。
关于一存储单元对应单一位元的单阶存储单元(SLC)，其对应一字线(word line)操作的集合可为一页(page)空间。关于一存储单元对应双位元的多阶存储单元(MLC)，其对应一字线操作的集合可为两页空间。关于一存储单元对应三个位元的三阶存储单元(TLC)，其对应一字线操作的集合可为三页空间。本发明旨在于各字线启动时，最佳化使用其所致动的所有页。
图2图解根据本发明一种实施方式所实现的一数据储存装置200，其中包括一控制器202以及一快闪存储器(flash memory)204。在该控制器202的操作下，一主机206得以对该快闪存储器204进行存取。
快闪存储器204以多个晶粒Die0、Die1、Die2以及Die3实现。各晶粒包含两个区块面(planes，各晶粒内的P0与P1)。各区块面划分为多个区块(blocks)，其中各区块包括多页(pages)。图中仅绘制出各区块面的一个区块，包括该区块的多页，编号page0至page511。
主机206下达的数据将由控制器202以最佳化方式写入该快闪存储器204。以对应双位元的多阶存储单元(MLC)技术而言，控制器202是将主机连续发下的四页(pages)数据跨区块页(planes)地写入一晶粒(die)的四页，其中同一区块页(plane)贡献同一字线控制的两页空间。不同区块页(planes)的写入穿插进行。以晶粒Die0为例，区块页P0所示该区块的页page0与页page1是以同字线操作，且区块页P1所示该区块的页page0与页page1是以同字线操作。主机连续发下的四页(pages)数据是对应写入晶粒Die0中区块页P0所示区块的页page0、区块页P1所示区块的页page0、区块页P0所示区块的页page1以及区块页P1所示区块的页page1。其他晶粒(Die1～Die3)也是同样操作概念。图中实线显示晶粒(die)内的z型写入方式。各次z型写入是一次性操作在一晶粒上。如此设计不浪费地使用快闪存储器204空间。控制器202可还有缓冲器(SRAM或DRAM)收集各晶粒一次性写入数据。假设写入操作凑不成四页数据，浪费的只有该z型末端没有填入数据的空间。区块页(planes)交错供应页空间的设计使得非预期断电损坏z型末端两页时，也不影响z型前端两页的数据。
以对应三个位元的三阶存储单元(TLC)技术而言，控制器202是将主机连续发下的六页(pages)数据跨区块页(planes)地写入一晶粒(die)的六页，其中同一区块页(plane)贡献同一字线控制的三页空间，不同区块页(planes)的写入穿插进行。以晶粒Die0为例，区块页P0所示该区块的页page0、页page1与页page2是以同字线操作，且区块页P1所示该区块的页page0、页page1与页page2是以同字线操作。主机连续发下的六页(pages)数据是对应写入晶粒Die0中区块页P0所示区块的页page0、区块页P1所示区块的页page0、区块页P0所示区块的页page1、区块页P1所示区块的页page1、区块页P0所示区块的页page2以及区块页P1所示区块的页page2。其他晶粒(Die1～Die3)也是同样操作概念。图中实线结合虚线显示晶粒(die)内的锯齿型(双z型)写入方式。各次锯齿型写入是一次性操作在一晶粒上。如此设计不浪费地使用快闪存储器204空间。假设写入操作凑不成六页数据，浪费的只有该锯齿型末端没有填入数据的空间。区块页(planes)交错提供页空间的设计使得非预期断电损坏锯齿型末端两页或四页时，也不影响锯齿型前端四页或两页的数据。
图3A更针对多阶存储单元(MLC)技术，图解所有晶粒Die0～Die3接收数据的顺序。主机下达的数据依照时间顺序编号，图中包括编号0～31的32笔数据。控制器202是以上述z型写入将编号0～3的四笔数据一次性填入晶粒Die0后，又以上述z型写入将编号4～7的四笔数据一次性填入晶粒Die1，又以上述z型写入将编号8～11的四笔数据一次性填入晶粒Die2，又以上述z型写入将编号12～15的四笔数据一次性填入晶粒Die3，又以上述z型写入将编号16～19的四笔数据一次性填入晶粒Die0，又以上述z型写入将编号20～23的四笔数据一次性填入晶粒Die1，又以上述z型写入将编号24～27的四笔数据一次性填入晶粒Die2，又以上述z型写入将编号28～31的四笔数据一次性填入晶粒Die3。
图3B对应图3A显示上述32笔数据写入晶粒Die0～Die3的时序。由于不同晶粒的程序化可并行，编号0～3的四笔数据的程序化时间Tprogram0、编号4～7的四笔数据的程序化时间Tprogram1、编号8～11的四笔数据的程序化时间Tprogram2、编号12～15的四笔数据的程序化时间Tprogram3可重迭。主机206发下的编号0～15数据几乎无延滞地写入该快闪存储器204。后续编号16～31的16笔数据也在对应的晶粒(die)前一波程序化结束后，有效率地接续进行。
图4针对三阶存储单元(TLC)技术，图解所有晶粒Die0～Die3接收数据的顺序。主机下达的数据依照时间顺序编号，图中包括编号0～23的24笔数据。控制器202是以上述锯齿型写入将编号0～5的六笔数据一次性填入晶粒Die0后，又以上述锯齿型写入将编号6～11的六笔数据一次性填入晶粒Die1，又以上述锯齿型写入将编号12～17的六笔数据一次性填入晶粒Die2，又以上述锯齿型写入将编号18～23的六笔数据一次性填入晶粒Die3。此24笔数据同样可无延滞地写入晶粒Die0～Die3。
除了前述实施例，其他晶粒数量(大于1的整数K)、各晶粒其他区块面数量(大于1的整数N)、或更多阶(大于1的整数阶M)使用的存储单元都可依照前述概念操作。此外，基于以上技术内容，本发明更涉及数据储存装置操作方法。
虽然本发明已以较佳实施例揭示如上，然其并非用以限定本发明，任何熟悉本技术领域者，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当由权利要求书界定为准。