本申请涉及但不限于计算机
技术领域：
：，尤指一种信号处理装置和方法。
背景技术：
：：随着计算机运行能力的大幅提升和显示产业的高速发展，越来越多依托于液晶显示器(liquidcrystaldisplay，简称为：lcd)、有机发光二极管(organiclight-emittingdiode，简称为：oled)等显示器件的新技术涌现，例如虚拟现实(virtualreality，简称为：vr)设备。由于显示器件使用专用移动产业处理器接口(mobileindustryprocessorinterface，简称为：mipi)串行显示接口(displayserialinterface，简称为：dsi)协议(即mipidsi协议)，非mipidsi信号，例如单端信号，低电压差分信号(low-voltagedifferentialsignaling，简称为：lvds)等输入信号需要编码为dsi格式。基于上述原因，非mipidsi信号在vr设备中无法直接进行传输，用于实现vr设备中各项功能的新算法知识产权核(intellectualpropertycore，简称为：ip核)的工程验证必须附加dsi编码。目前vr设备中，软(即softip核)或硬ip核(hardip核)的开发大多数都是基于现场可编程逻辑门阵列(field-programmablegatearray，简称为：fpga)器件来验证的，然而，fpga器件的显示查找表(look-uptables，简称为：lut)数量有限，自身实现mipidsi协议需要耗费大量逻辑资源，抢占了待验证新算法ip核的有效资源外，还引入了不必要的器件内部路径延迟，干扰新算法评估，影响验证结果的准确性。针对上述问题，当前开发阶段通常采用外加桥集成电路芯片(bridgeintegratedcircuit，简称为：bridgeic)的方式进行信号转换，但是该方式引入增加了系统硬件的设计难度，调试困难，而且转换单一，一颗bridgeic只对应一种待转换的非mipidsi接口，没有通用性，同时相关的bridgeic种类较少，局限性大。技术实现要素：为了解决上述技术问题，本发明实施例提供了一种信号处理装置和方法，以实现一种支持多种类型的信号输入，高速dsi信号输出的算法验证平台，解决了现有vr设备中，由于fpga器件附加实现mipidsi协议后产生的诸多问题，以及引入bridgeic增加硬件设计难度、调试难度和性能单一的问题。本发明实施例提供一种信号处理装置，包括：信号处理模块，以及分别与所述信号处理模块连接的控制模块和至少一个显示模块；所述控制模块，用于根据输入信号的类型对所述信号处理模块进行配置；其中，所述输入信号为单端信号、差分信号或移动产业处理器接口串行显示接口mipidsi信号；所述信号处理模块，用于接收所述输入信号，根据所述控制模块的配置对所述输入信号进行处理，并向所述至少一个显示模块输出所述处理后的mipidsi信号。可选地，如上所述的信号处理装置中，所述控制模块，还用于检测所述输入信号的类型；所述控制模块对所述信号处理模块进行配置，包括：根据检测出的所述输入信号的类型配置所述信号处理模块的输入输出io电压和内部上拉电阻，使得所述信号处理模块的配置信息与所述输入信号的类型相匹配。可选地，如上所述的信号处理装置中，所述信号处理模块的输入端io预先划分为多个配置组；所述控制模块对所述信号处理模块进行配置，包括：对所述信号处理模块中每个所述配置组进行相应的配置，每个所述配置组的配置相同。可选地，如上所述的信号处理装置中，当所述输入信号为单端信号或差分信号时，所述信号处理模块对所述输入信号进行处理，包括：对所述输入信号进行串并转换处理和编码处理，编码处理后生成相应的mipidsi信号；当所述输入信号为mipidsi信号时，所述信号处理模块对所述输入信号进行处理，包括：对所述mipidsi信号进行串并转换处理，串并转换处理后生成相应的mipidsi信号。可选地，如上所述的信号处理装置中，所述信号处理模块包括至少一个可编程输出端口；所述控制模块，还用于控制所述信号处理模块中的信号从所述可编程输出端口输出。本发明实施例还提供一种信号处理方法，包括：根据输入信号的类型对信号处理模块进行配置；其中，所述输入信号为单端信号、差分信号或移动产业处理器接口串行显示接口mipidsi信号；接收到所述输入信号后，根据所述信号处理模块的配置信息对所述输入信号进行处理，并输出所述处理后的mipidsi信号。可选地，如上所述的信号处理方法中，所述根据输入信号的类型对信号处理模块进行配置之前，所述方法还包括：检测所述输入信号的类型；所述根据输入信号的类型对信号处理模块进行配置，包括：根据检测出的所述输入信号的类型配置所述信号处理模块的输入输出io电压和内部上拉电阻，使得所述信号处理模块的配置信息与所述输入信号的类型相匹配。可选地，如上所述的信号处理方法中，所述信号处理模块的输入端io预先划分为多个配置组；所述根据输入信号的类型对信号处理模块进行配置，包括：对所述信号处理模块中每个所述配置组进行相应的配置，每个所述配置组的配置相同。可选地，如上所述的信号处理方法中，当所述输入信号为单端信号或差分信号时，所述对所述输入信号进行处理，包括：对所述输入信号进行串并转换处理和编码处理，编码处理后生成相应的mipidsi信号；当所述输入信号为mipidsi信号时，所述对所述输入信号进行处理，包括：对所述mipidsi信号进行串并转换处理，串并转换处理后生成相应的mipidsi信号。可选地，如上所述的信号处理方法中，所述信号处理模块包括至少一个可编程输出端口；所述方法还包括：通过修改所述信号处理模块中的映射文件将所述信号处理模块中的信号从所述可编程输出端口输出。本发明实施例提供的信号处理装置和方法，控制模块根据输入信号的类型配置信号处理模块，信号处理模块根据上述配置对当前输入信号进行处理，并将处理后的mipidsi信号输出给显示模块进行显示，其中，输入信号可以包括不同类型的信号，例如单端信号、差分信号或mipidsi信号，输出信号为显示器件专用的mipidsi信号。本发明实施例提供的信号处理装置，通过控制模块(例如为fpga器件)结合信号处理模块(例如为assp器件)的系统构架，信号处理模块在控制模块的配置下可以实现对不同类型的输入信号进行转换的操作，即提供了一种支持多种类型的信号输入，mipidsi信号输出的算法验证平台，无需占用验证平台有限的逻辑资源处理mipi显示对接问题，也没有增加验证平台的硬件成本。附图说明附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。图1为本发明实施例提供的一种信号处理装置的结构示意图；图2为本发明实施例中实现信号处理模块的一种assp器件的功能结构示意图；图3为本发明实施例中实现信号处理模块的一种assp器件的io配置组的结构示意图；图4为本发明实施例中实现信号处理模块的一种assp器件的版图分布示意图；图5为本发明实施例提供的另一种信号处理装置的结构示意图；图6为本发明实施例提供的一种信号处理方法的流程图；图7为本发明实施例提供的另一种信号处理方法的流程图；图8为本发明实施例提供的一种信号处理装置的配置方法的流程图。具体实施方式为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。本发明提供以下几个具体的实施例可以相互结合，对于相同或相似的概念或过程可能在某些实施例不再赘述。图1为本发明实施例提供的一种信号处理装置的结构示意图。本发明实施例提供的信号处理装置10，可以包括：信号处理模块110，以及分别与该信号处理模块110连接的控制模块120和至少一个显示模块130。其中，控制模块120，用于根据输入信号的类型对信号处理模块110进行配置；其中，该输入信号为单端信号、差分信号或mipidsi信号。信号处理模块110，用于接收输入信号，根据控制模块120的配置对该输入信号进行处理，并向至少一个显示模块130输出处理后的高速dsi信号。本发明实施例提供的信号处理装置10，例如可以为一虚拟现实头盔，该信号处理装置10的显示模块130为虚拟现实头盔的显式面板，用户佩戴该虚拟现实头盔时可以通过左右显式面板看到形象且真实性高的视频；控制模块120例如可以为一个fpga器件或可编程逻辑器件(programmablelogicdevice，简称为：pld)器件，通过对该fpga器件的编程实现vr设备中的各项功能，即控制模块120用于验证实现vr设备中的各项功能的新算法，用户可以根据实际验证需求选取任意型号的fpga器件或pld器件；信号处理模块110例如为专用标准产品(applicationspecificstandardparts，简称为：assp)器件，用于接收输入信号，其接收的输入信号可以为不同类型的信号，例如包括单端信号(single-ended)、差分信号(lvds)或mipidsi信号，信号处理模块110的作用为对其接收的信号进行处理，输出mipidsi信号，即输出vr设备的显示模块130可以识别的信号类型。在本发明实施例中，由于信号处理装置10的设计目标是支持多种类型的信号输入，信号处理模块110实现对不同类型的输入信号，进行处理后输出mipidsi信号，信号处理模块110将不同类型的输入信号转换为mipidsi信号，或进行mipidsi信号直传的处理方式，可以由控制模块120进行控制。在实际应用中，由于信号处理模块110在接收不同类型的输入信号时，对其器件内部的设置方式不同，处理方式也不同，因此，由控制模块120根据不同输入信号的类型对信号处理模块110进行配置，匹配输入，使得信号处理模块110的配置符合当前输入信号的类型，从而可以实现信号的转换处理或直传。本发明实施例中的信号处理模块110和控制模块120均可以采用为fpga器件或类fpga的assp器件，因此，可以通过对信号处理模块110和控制模块120的编程实现相应的功能，例如，通过对信号处理模块110的编程，实现输入信号为不同类型时，均可以输出mipidsi信号，通过对控制模块120的编程，实现根据不同输入信号的类型，配置并控制信号处理模块110，使其可以实现信号的转换或直传。另外，信号处理模块110对输入信号进行一系列处理后，传输至mipihardip，选择dsi输出，输出的mipidsi信号，为进行dsi编码的信号，该mipidsi信号可以发送给驱动ic(driveric)，经其解码后将显示数据发送至显示模块130；可选地，显示模块130中内置有解码模块，可以对接收到的mipidsi信号进行解码并显示。需要说明的是，本发明实施例的信号处理模块110在输出mipidsi信号时，可以仅向一个显示模块130输出该mipidsi信号，也可以向两个或更多的显示模块130输出该mipidsi信号，显示模块130的数量与对显示分辨率的要求相关，当分辨率的需求较高时，可以仅设置一个显示模块130，当分辨率的需求较低时，可以设置多个显示模块130，图1以仅设置一个显示模块130为例予以示出。现有的vr设备，由fpga器件对用于实现各项功新能算法进行验证，并实现vr设备的各项功能，在其接收的输入信号为非mipidsi信号时，需要将输入信号编码为dsi格式，然而，执行新算法验证附加实现mipidsi协议后逻辑资源短缺、引入器件内部路径延迟、干扰新算法的评估以及影响验证结果的精确性；另外，虽然可以采用外加bridgeic的方式对输入信号进行转换，但是增加了vr设备的硬件设计难度、调试难度，并且bridgeic的性能单一，无法对多种类型的输入信号进行转换。本发明实施例提供的信号处理装置10通过控制模块120(例如为fpga器件)结合信号处理模块110(例如为assp器件)的系统构架，信号处理模块110在控制模块120的配置下可以实现对不同类型的输入信号进行转换的操作，即提供了一种支持多种类型的信号输入，mipidsi信号输出的算法验证平台，无需占用验证平台有限的逻辑资源处理mipi显示对接问题，也没有增加验证平台的硬件成本，如引入bridgeic，从而解决了现有vr设备中，由于fpga器件附加实现mipidsi协议后产生的诸多问题，以及引入bridgeic增加硬件设计难度、调试难度和性能单一的问题。本发明实施例提供的信号处理装置，控制模块根据输入信号的类型配置信号处理模块，信号处理模块根据上述配置对当前输入信号进行处理，并将处理后的mipidsi信号输出给显示模块进行显示，其中，输入信号可以包括不同类型的信号，例如单端信号、差分信号或mipidsi信号，输出信号为显示器件专用的mipidsi信号。本发明实施例提供的信号处理装置，通过控制模块(例如为fpga器件)结合信号处理模块(例如为assp器件)的系统构架，信号处理模块在控制模块的配置下可以实现对不同类型的输入信号进行转换的操作，即提供了一种支持多种类型的信号输入，mipidsi信号输出的算法验证平台，无需占用验证平台有限的逻辑资源处理mipi显示对接问题，也没有增加验证平台的硬件成本。在本发明实施例的一种实现方式中，控制模块120可以预先获知待输入的输入信号的类型，并根据该类型对信号处理模块110进行配置，例如，通过使用者的人为配置，选择输入信号的类型。在本发明实施例的另一种实现方式中，控制模块120，还用于检测输入信号的类型；另外，控制模块120对信号处理模块110进行配置的实现方式，可以包括：根据检测出的输入信号的类型配置信号处理模块110的输入输出(inoutput，简称为：io)电压和内部上拉电阻，使得该信号处理模块110的配置信息与输入信号的类型相匹配。在该实现方式中，控制模块120可以自行对输入信号的类型进行检测，从而实现对信号处理模块110的配置操作，信号处理模块110自身具有特定的硬件配置，其部分配置可以调整以适应对不同输入信号的处理，配置的项目例如包括信号处理模块110的io电压和内部上拉电阻。可选地，在本发明实施例中，信号处理模块110的输入端io预先划分为多个配置组；另外，控制模块120对信号处理模块110进行配置的实现方式，可以包括：对信号处理模块110中每个配置组进行相应的配置，每个配置组的配置相同。以下通过一个具体示例对本发明实施例中信号处理模块110的实现方式予以说明，该信号处理模块110例如可以选用一集成电路(integratedcircuit，简称为：ic)芯片，选用的ic芯片可以是典型的专用标准产品(applicationspecificstandardparts，简称为：assp)器件，例如，该assp器件中，用户可配置的输入输出(inputoutput，简称为：io)数量为15对(pairs)，最大速率为1.2gb/s每条通道(perlane)，同时内置两个标准的4-lanemipid-phy(mipi协议在物理层上的定义)硬核实现6gb/s的高速数据传输。如图2所示，为本发明实施例中实现信号处理模块的一种assp器件的功能结构示意图，图2所示左侧的io为rx信号，即输入端，右侧io为tx信号，即输出端，该assp器件可以用于进行信号类型的转换，还可以进行mipidsi-mipidsi信号的直传，缓冲信号。如图2所示，简要介绍用于实现信号处理模块的assp器件的基本性能，该assp器件具有fpga器件的特性，所有引脚均为双向输入输出，由于图2左侧部分的引脚rx支持d-phy，其中，在mipi协议中，d-phy提供了对串行显示接口(dsi)和串行摄像头接口(cameraserialinterface，简称为：csi)在物理层上的定义，所以本发明实施例将左侧部分的引脚作为输入，接收输入信号，以输入信号为mipidsi信号为例予以说明，15pairs引脚对应3个mipi端口(3-ports)，每个mipidsi信号包括4对数据通道(对应4pairsio)和1对控制时钟，因此，12pairs引脚用于输入高速数据信号，3pairs引脚为控制信号，mipidsi信号的最大输入速率为：vin-max＝1.2gb/sperlane；右侧部分的引脚为tx，2-ports输出，故mipidsi信号输出的最大输出速率为：vout-max＝1.5gb/sperlane。因此，该assp器件可以同时输入3路mipidsi信号。需要说明的是，图2中示出了assp器件可支持的各项配置，例如，左侧的可编程io可以作为输入端口(rx)和输出端口(tx)，作为rx时，支持的输入信号格式包括d-phy、sublvds、lvds、slvs200和cmos，作为tx时，支持的输出信号格式包括lvds和cmos，黑体字部分为该assp器件用作本发明实施例中的信号处理模块110时选用的配置，例如可编程io作为rx，当前输入信号格式为d-phy，传输速率为＝1.2gb/sperlane，上面的可编程io采用7pairsio的形式，下面的可编程io采用8pairsio的形式；右侧的mipid-phy作为输出(tx)，其输出速率为6gb/s。基于图2所示assp器件的特性和输入信号的类型，该assp器件的输入端io被预先划分为多个配置组，每个配置组为一个bank，在输入信号为mipidsi信号时，划分为3个bank，即bank0、bank1和bank2。以下简要介绍该assp器件支持的系统io标准，包括单端io标准和差分io标准，分别如下表1和表2所示：表1单端io标准表2差分io标准标准vccioinputoutput双向lvds……yesyesnosublvds……yesnonomipi(d-phy)……yes(hs-rx，lp-rx)noyes(lp)slvs……yesnonolvcmos25d2.5yesyesyeslvcmos33d3.3yesyesnolvttl33d3.3yesyesno当信号处理模块110采用图2所示assp器件，并且输入信号为mipidsi信号时，所有bank均支持可编程的弱上拉，bank作为输出时可编程为opendrain即高阻状态。单端和差分lvds均支持三态驱动(tri-stateddriver)。bank1和bank2的系统io缓冲器可配置为单端(16ios)或差分(8lvdsiopairs)中任一种io标准，上述差分部分支持true-lvds输出，差分输入比较器，差动终端电阻，片上动态差分输入终端。而bank0仅支持单端形式，片上可编程两线式串行总线(inter-integratedcircuit，简称为：i2c)上拉电阻为：3.3千欧姆(kω)，6.8kω，10kω。上述表1和表2分别列出了图2所示assp器件支持的单端io标准和差分io标准，需要说明lvcmos33、lvttl33、lvcmos25和lvcmos18均有输入迟滞现象。基于上述assp器件的硬件特性，以及mipidsi作为输入信号，assp器件的输入端io被预先划分为了三个配置组，即上述bank0～2，如图3所示，为本发明实施例中实现信号处理模块的一种assp器件的io配置组的结构示意图，参考图2所示，图2和图3的左侧均为输出端，该assp器件内置的两个标准mipid-phy(即mipid-phy0和mipid-phy1)用于输出mipidsi信号，右侧的15pairsio被划分在3组bank中，每个bank中的io通过vccio(io加电引脚)来上电，vccio有1.2v，1.8v，2.5v和3.3v四种配置，每个bank均可独立供电，并可使用上述四种配置，bank0～2对应vccio0～1，驱动单端输出和lvttl、lvcmos等无参考的成比例输入缓冲，即输入信号与输出信号有比例关系，性能稳定。其中，单端lvttl、lvcmos33、lvcmos25和lvcmos12有固定的阈值，允许其放置于任意bank中。应用到某个bank的vccio电压决定了这个bank支持哪些成比例输入标准，同时也可用于差分输出驱动供电。此外，vccio0供电系统配置(sysconfig)信号，当vccio＝2.5v时，vccio0必须连接vccaux25vpp(vccaux25vpp用于差分接收和assp器件内部io100ω终端供电)。以下表3详细列出了上述bank0～2支持的io标准。表3每个bank支持的io标准以下简要说明上述assp器件的版图，如图4所示，为本发明实施例中实现信号处理模块的一种assp器件的版图分布示意图，该assp器件包括5936个4输入显示查找表lut4(fourinputlookuptables)，对应10个可编辑功能单元(programmablefunctionalunits，简称为：pfu)(图4中pfu中的方块示意性的表示多个lut4，但并非lut4的个数为图中方块的数量)，以实现逻辑(logic)、运算(arithmetic)、随机存取存储器(random-accessmemory，简称为：ram)和只读存储器(read-onlymemory，简称为：rom)等功能。pfu之间穿插系统内存嵌入式ram(sysmemtmembeddedblockram，简称为：ebr)行，周围分布可编辑(programmable)iobanks(如图4中的bank0、bank1和bank2，对应图3中的bank0～2)，嵌入式i2c(即embeddedi2c)(如图4中的i2c0和i2c1)和embeddedmipid-phy(如图4中的mipid-phy0和mipid-phy1，对应图2和图3中的mipid-phy0和mipid-phy1)，图4中空白区域为assp器件中的其它功能模块，在此不一一介绍。图4所示assp器件的版图对信号处理器110为图2所示assp器件时，bank的划分，以及每个bank可以支持的io标准提供硬件支持。上述示例中，bank0～2的划分方式针对输入信号为mipidsi信号的情况，并不意味着，bank0～2与3路mipidsi信号一一对应，上述已经说明每个mipidsi信号中具有4pairs数据信号和1pair控制信号，对于一个mipidsi信号来说，其4pairs数据信号的引脚可以从bank1和2中引入，1pair控制信号的引脚可以从bank0中引出。需要说明的是，上述示例以信号处理模块110为图2所示assp器件，且输入信号为mipidsi信号为例，说明信号处理模块110中输入端io划分为多个配置组的方式；信号处理模块110中输入端io被划分为配置组的具体方式与信号处理模块110的硬件结构，以及输入信号的类型相关，本发明实施例不作具体限制。可选地，在本发明实施例中，当输入信号为单端信号或差分信号时，信号处理模块110对输入信号进行处理的实现方式，可以包括：对输入信号进行串并转换处理和编码处理，编码处理后生成相应的mipidsi信号。也就是说，由于vr设备的显示模块130仅能识别mipidsi信号，因此，在信号处理模块110对非mipidsi信号进行处理时，可以对其进行串并转换处理和编码，以生成相应的mipidsi信号，显示模块130中可以自带解码功能，解码并显示接收到的mipidsi信号。可选地，在本发明实施例中，当输入信号为mipidsi信号时，信号处理模块110对输入信号进行处理的实现方式，可以包括：对该mipidsi信号进行串并转换处理，串并转换处理后生成相应的mipidsi信号。在实际应用中，信号处理模块110接收到输入的mipidsi信号，可以将一路高速串行mipidsi信号转换为多路(例如8路)低速并行信号，随后对其进行改善路径延迟等处理，再将多路并行信号转换为一路高速串行mipidsi信号输出。可选地，本发明实施例提供的信号处理装置10中，信号处理模110可以包括至少一个可编程(programmable)io作为输出端口；相应地，控制模块120，还用于控制信号处理模块110中的信号从该可编程输出端口输出。在本发明实施例中，同样以信号处理模块110为一assp器件为例予以示出，通过在assp器件上预留1～2个programmableio作为输出，该programmableio可以是assp器件内部的空闲io，也可以复用assp器件内部用于实现其它功能的io，例如启动io，可以对assp器件中的任一信号进行软件配置，通过配置映射(mapping)将assp器件内部的任一信号输出到该programmableio，并且通过示波器捕获观察，便于对比速度(speed)、区域(area)、时序(timing)等不同约束在实际设计产品中的运行效果，优化时序的同时可对比仿真结果快速硬件定位问题，极大的提高了调试效率。另外，预留的programmableio还可以用于信号处理装置10的后续扩展和升级。进一步地，如图5所示，为本发明实施例提供的另一种信号处理装置的结构示意图，在图1所示装置的结构基础上，本发明实施例中的控制模块120可以配置为与用户界面(userinterface，简称为：ui)20相连接；该控制模块120，还用于根据用户对ui20的操作，执行对信号处理模块110的控制。本发明实施例中的ui20可以为一个人计算机(personalcomputer，简称为：pc)，用于运行labview、c-shop等程序开发环境下编写的上层软件、调用控制模块110调试软件关联文件，如xilinxise/vivado.tcl文件，实现ui20对整个信号处理装置10的一键操作，使信号处理装置10易于操作及调试。本发明实施例提供的信号处理装置10可以实现不同系统的信号输入，在实现不同系统功能切换时，可以通过调试工具在控制模块120(例如一fpga器件)和信息处理模块110(例如一assp器件)中编写脚本文件如xilinxise/vivado.tcl文件)，以执行对级别设置(levelsetting)，ipinstant，合成(synthesize)，编译和绘图(translate&map)，位置和路径(place&route)，执行(implement)，下载(download)等操作的控制，pc运行上层软件直接调用该脚本文件即可自动依次完成上述操作，易于系统操作调试，功耗和时序分析，维护及升级。基于本发明上述各实施例提供的信号处理装置10，本发明实施例还提供一种信号处理方法，该信号处理方法为通过本发明上述实施例提供的信号处理装置10执行的方法。如图6所示，为本发明实施例提供的一种信号处理方法的流程图。本发明实施例提供的信号处理方法可以包括如下步骤，即s110～s120：s110，根据输入信号的类型对信号处理模块进行配置；其中，该输入信号为单端信号、差分信号或mipidsi信号；s120，接收到输入信号后，根据信号处理模块的配置信息对该输入信号进行处理，并输出处理后的mipidsi信号。本发明实施例提供的信号处理方法，可以通过上述实施例提供的信号处理装置执行，例如为一虚拟现实头盔，虚拟现实头盔的硬件配置上述实施例中已经详细描述，在此不再赘述。该虚拟现实头盔可以接收输入信号，其接收的输入信号可以为不同类型的信号，例如包括单端信号(single-ended)、差分信号(lvds)或mipidsi信号，信号处理模块的作用为对其接收的信号进行处理，输出mipidsi信号，即输出vr设备的显示器可以识别的信号类型。在本发明实施例中，由于设计目标是支持多种类型的信号输入，其中，信号处理模块可以实现对不同类型的输入信号，进行处理后输出mipidsi信号，即信号处理模块可以将不同类型的输入信号转换为mipidsi信号，或进行mipidsi信号的直传，上述处理均可由vr设备内部的控制器(例如一fpga器件)进行控制。在实际应用中，由于信号处理模块在接收不同类型的输入信号时，对其器件内部的设置方式不同，处理方式也不同，因此，在其接收输入信号前，可以根据不同输入信号的类型对该信号处理模块进行配置，匹配输入，使得信号处理模块的配置符合当前输入信号的类型，从而可以实现信号的转换处理或直传。本发明实施例中的信号处理模块和vr设备内部的控制器均可以采用为fpga器件或类fpga的assp器件，因此，可以通过对信号处理模块和控制器的编程实现相应的功能，例如，通过对信号处理模块的编程，实现输入信号为不同类型时，均可以输出mipidsi信号，通过对控制器的编程，实现根据不同输入信号的类型，配置并控制信号处理模块，使其可以实现信号的转换或直传。另外，信号处理模块对输入信号进行一系列处理后，传输至mipihardip，选择dsi输出，输出的mipidsi信号，为进行dsi编码的信号，该mipidsi信号可以发送给驱动ic(driveric)，经其解码后将显示数据发送至显示器；可选地，显示器中内置有解码模块，可以对接收到的mipidsi信号进行解码并显示。需要说明的是，本发明实施例的信号处理模块在输出mipidsi信号时，可以仅向一个显示器输出该mipidsi信号，也可以向两个或更多的显示器输出该mipidsi信号，显示器的数量与对显示分辨率的要求相关，当分辨率的需求较高时，可以仅设置一个显示器，当分辨率的需求较低时，可以设置多个显示器。现有的vr设备，由fpga器件对用于实现各项功新能算法进行验证，并实现vr设备的各项功能，在其接收的输入信号为非mipidsi信号时，需要将输入信号编码为dsi格式，然而，执行新算法验证附加实现mipidsi协议后逻辑资源短缺、引入器件内部路径延迟、干扰新算法的评估以及影响验证结果的精确性；另外，虽然可以采用外加bridgeic的方式对输入信号进行转换，但是增加了vr设备的硬件设计难度、调试难度，并且bridgeic的性能单一，无法对多种类型的输入信号进行转换。本发明实施例提供的信号处理方法通过vr设备的已有控制器结合信号处理模块(例如为assp器件)的处理方式，信号处理模块在已配置的情况下可以实现对不同类型的输入信号进行转换的操作，即提供了一种支持多种类型的信号输入，mipidsi信号输出的算法验证平台，无需占用验证平台有限的逻辑资源处理mipi显示对接问题，也没有增加验证平台的硬件成本，如引入bridgeic，从而解决了现有vr设备中，由于fpga器件附加实现mipidsi协议后产生的诸多问题，以及引入bridgeic增加硬件设计难度、调试难度和性能单一的问题。本发明实施例提供的信号处理方法，根据输入信号的类型配置信号处理模块，信号处理模块根据上述配置对当前输入信号进行处理，并输出处理后的mipidsi信号进行显示，其中，输入信号可以包括不同类型，例如单端信号、差分信号或mipidsi信号，输出信号为显示器件专用的mipidsi信号。本发明实施例提供的信号处理方法，通过vr设备的已有控制器结合信号处理模块(例如为assp器件)的处理方式，信号处理模块在已配置的情况下可以实现对不同类型的输入信号进行转换的操作，即提供了一种支持多种类型的信号输入，mipidsi信号输出的算法验证平台，无需占用验证平台有限的逻辑资源处理mipi显示对接问题，也没有增加验证平台的硬件成本。在本发明实施例的一种实现方式中，vr设备可以预先获知待输入的输入信号的类型，并根据该类型对信号处理模块进行配置，例如，通过使用者的人为配置，选择输入信号的类型。在本发明实施例的另一种实现方式中，如图7所示，为本发明实施例提供的另一种信号处理方法的流程图，在图6所示流程的基础上，本发明实施例提供的方法，在s110之前还可以包括：s100，检测输入信号的类型；相应地，本发明实施例中s110的实现方式，可以包括：根据检测出的输入信号的类型配置信号处理模块的io电压和内部上拉电阻，使得该信号处理模块的配置信息与输入信号的类型相匹配。在该实现方式中，vr设备可以自行对输入信号的类型进行检测，从而实现对信号处理模块的配置操作，信号处理模块自身具有特定的硬件配置，其部分配置可以调整以适应对不同输入信号的处理，配置的项目例如包括信号处理模块的io电压和内部上拉电阻。可选地，在本发明实施例中，信号处理模块的输入端io预先划分为多个配置组，相应地，s110的实现方式可以包括：对信号处理模块中每个配置组进行相应的配置，每个配置组的配置相同。本发明实施例中信号处理模块的输入端io被预先划分为多个配置组，以及对每个配置组进行配置的实现方式，可以参考上述实施例中的具体示例，在此不再赘述。另外，信号处理模块中输入端io被划分为配置组的具体方式与信号处理模块的硬件结构，以及输入信号的类型相关，本发明实施例不作具体限制。可选地，在本发明实施例中，当输入信号为单端信号或差分信号时，对输入信号进行处理的实现方式，可以包括：对输入信号进行串并转换处理和编码处理，编码处理后生成相应的mipidsi信号。也就是说，由于vr设备的显示器仅能识别mipidsi信号，因此，在信号处理模块对非mipidsi信号进行处理时，可以对其进行串并转换处理和编码，以生成相应的mipidsi信号，vr设备的显示器中可以自带解码功能，解码并显示接收到的mipidsi信号。可选地，在本发明实施例中，当输入信号为mipidsi信号时，对输入信号进行处理的实现方式，可以包括：对mipidsi信号进行串并转换处理，串并转换处理后生成相应的mipidsi信号。在实际应用中，信号处理模块接收到输入的mipidsi信号，可以将一路高速串行mipidsi信号转换为多路(例如8路)低速并行信号，随后对其进行改善路径延迟等处理，再将多路并行信号转换为一路高速串行mipidsi信号输出。可选地，在本发明是实例中，可以对信号处理模块配置至少一个可编程io作为输出端口；相应地，本发明实施例提供的方法还可以包括：通过修改信号处理模块中的映射文件将该信号处理模块中的信号从该可编程输出端口输出。在本发明实施例中，通过在信号处理模块上预留1～2个programmableio作为输出，可以对信号处理模块中的任一信号进行软件配置，通过配置映射(mapping)将信号处理模块内部的任一信号输出到该programmableio，并且通过示波器捕获观察，便于对比速度(speed)、区域(area)、时序(timing)等不同约束在实际设计产品中的运行效果，优化时序的同时可对比仿真结果快速硬件定位问题，极大的提高了调试效率。另外，预留的programmableio还可以用于vr设备的后续扩展和升级。基于本发明上述各实施例提供的信号处理装置10，本发明实施例还提供一种信号处理装置的配置方法，该信号处理装置的配置方法用于对由本发明上述任一实施例提供的信号处理装置10进行软件配置。如图8所示，为本发明实施例提供的一种信号处理装置的配置方法的流程图。本实施例提供的方法用于对图1和图5所示任一实施例中的信号处理装置10中的信号处理模块110和控制模块120进行软件配置，本发明实施例提供的方法，可以包括如下步骤：s201，控制模块检测输入信号，根据输入信号的类型对信号处理模块进行配置。本发明实施例中，控制模块检测输入信号，并配置信号处理模块的方式在上述实施例中已经详细描述，在此不再赘述。s202，生成程序，初始化dcsrom，并配置dsi的外部设备。该dsi的外部设备可以是输入设备和输出设备。s203，例化已生成的程序，生成用于验证该程序的仿真文件。本发实施例在实际应用中，控制模块和信号处理模块选用适合的fpga器件或assp器件后，可以在器件编程软件中创建工程，并在ipexpress工具中生成程序(即dsiip核)，并且初始化dcsrom，配置dsi的外部设备。随后，在程序的在顶层文件中例化已生成的ip核，修改dsi2dsi_rtl.do文件，该dsi2dsi_rtl.do文件为器件编程软件中的文件形式，设计人员根据需求修改文件生成针对上述程序的仿真文件，该仿真文件用于验证已生成的程序是否可以满足设计要求。需要说明的是，本发明实施例中的控制模块和信号处理模块都可以通过编写脚本文件实现各项操作，即s202中生成的程序可以为控制模块和信号处理模块上分别执行的程序。s204，采用仿真文件对程序进行仿真；s205：当验证仿真成功时，执行程序的操作步骤。生成仿真文件的作用是为了验证程序是否满足设计要求，因此，需要采用仿真文件对程序进行仿真，在实际应用。当功能仿真验证ip核例化成功时，说明上述生成的程序满足设计要求，执行整个设计，即执行程序的操作步骤。s206，生成程序的执行文件。本发明实施例提供的信号处理装置的配置方法，基于本发明实施例提供的信号处理装置10的硬件结构，可以对控制模块和信号处理模块进行软件配置，以实现ip例化、调用、输入信号的转换和传递以及验证新算法等功能。上述已经说明s202中生成的程序可以为控制模块和信号处理模块上分别执行的程序，相应地，s206中生成的执行文件也可以为针对控制模块和信号处理模块的执行文件。在本发明实施例的设计方案中，执行操作的程序是预先配置好的，在对信号处理模块110或控制模块120配置软件程序前，可以在器件编程软件中执行该预先配置的程序的操作步骤，例如包括：合成(synthesize)，编译和绘图(translate&map)，位置和路径(place&route)等，在程序满足设计要求的基础上可以生成该程序的执行文件。s207，将执行文件下载到控制模块和信号处理模块中，进行硬件验证。在本发明实施例中，已在执行程序无误后生成该程序的执行文件，该执行文件例如为一“.bit”文件，随后，可以将“.bit”文件通过程序设计器(programmer)下载到控制模块和信号处理模块中，从而进行硬件验证，即验证控制模块和信号处理模块是否可以实现本发明实施例提供的信号处理装置中的各项功能。可选地，本发明实施例提供的信号处理装置的配置方法，在s205之前还可以包括：对程序进行时序仿真；根据时序仿真的结果验证信号处理装置中的路径延迟，评估功耗。在本发明实施例中，在执行程序的操作步骤结束后，生成执行文件(“.bit”文件)之前，还可以进行一次后仿真，此次仿真具体为时序仿真，该次仿真的目的主要是为了验证设计布局布线后信号处理装置内部各个路径延迟，评估功耗等。虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。当前第1页12当前第1页12