本发明属于电子技术领域，尤其涉及一种寄存器及其初始化方法。
背景技术：
随着现代集成电路产业的高速发展，芯片逐渐向微型化、高集成化方向发展，根据摩尔定律可知，随着芯片工艺尺寸的不断减小，对其功耗的要求就更为严格，此时时序逻辑电路成为降低芯片功耗的关键部件；当大量的时序逻辑电路应用在芯片中时，将导致芯片中存在大量的寄存器等存储类器件，其中寄存器具有一定的记忆、存储功能，但是寄存器在开始正常工作前需要给定其一个固定、明确的初始状态，给定寄存器初始状态的过程即为初始化过程。
然而，现有寄存器中的所有锁存器的状态均是通过同一时钟信号控制的，且寄存器中的不同锁存器是在同一时钟信号的不同状态下导通并更新其状态值的，因此，要完成一个寄存器的初始化过程，至少需要一个时钟周期的时间；同时，由于现有芯片中包括多个寄存器，且多个寄存器是级联且共用同一时钟信号的，因此，在上一寄存器初始化完成后下一寄存器才能进行初始化过程，这样，要完成对芯片中所有寄存器的初始化，则需要至少n个时钟周期的时间，其中n为级联的寄存器个数。综上可知，现有的寄存器存在初始化速度慢，耗时长，且导致芯片的功耗增大的问题。
技术实现要素：
本发明提供一种寄存器及其初始化方法，旨在解决现有的寄存器存在的初始化速度慢，耗时长，且导致芯片的功耗增大的问题。
本发明第一方面提供一种寄存器，包括：
第一时钟端口，用于输入第一时钟信号；
第二时钟端口，用于输入第二时钟信号；
第三时钟端口，用于输入第三时钟信号；
状态控制模块，用于接收所述第一时钟信号，在所述第一时钟信号为第一状态时接收并输出初始化信号；
负锁存器，与所述状态控制模块连接，所述负锁存器用于接收所述第一时钟信号和所述第二时钟信号，在所述第一时钟信号为第一状态且所述第二时钟信为第二状态时导通，且接收并输出所述初始化信号；
第一门控反相器，与所述负锁存器连接，所述第一门控反相器用于接收所述第三时钟信号，并根据所述第三时钟信号进行导通或者关断；
正锁存器，与所述第一门控反相器连接，所述正锁存器用于接收所述第三时钟信号，在所述第三时钟信号为第一状态时导通，且接收并输出所述初始化信号；
第一反向器，与所述正锁存器连接，用于接收并输出所述初始化信号，以完成对所述寄存器的初始化。
进一步地，所述状态控制模块包括：第二门控反相器和第三门控反相器；
所述第二门控反相器的反向控制端和所述第三门控反相器的正向控制端接收所述第一时钟信号，所述第二门控反相器的正向控制端以及所述第三门控反相器的反向控制端接所述第一时钟信号的反向信号，所述第二门控反相器的信号输入端用于在所述第一时钟信号为第一状态时接收所述初始化信号，所述第三门控反相器的信号输入端用于在所述第一时钟信号为第二状态时接收工作信号，所述第二门控反相器的信号输出端和所述第三门控反相器的信号输出端接所述负锁存器。
进一步地，所述第二门控反相器包括：第一pmos管、第二pmos管、第一nmos管以及第二nmos管；
所述第一pmos管的栅极和所述第二nmos管的栅极为所述第二门控反相器的信号输入端，所述第一pmos管的源极接电源，所述第一pmos管的漏极接所述第二pmos管的源极，所述第二pmos管的栅极为所述第二门控反相器的正向控制端，所述第二pmos管的漏极和所述第一nmos管的漏极为所述第二门控反相器的信号输出端，所述第一nmos管的栅极为所述第二门控反相器的反向控制端，所述第一nmos管的源极接所述第二nmos管的漏极，所述第二nmos管的源极接地。
进一步地，所述第三门控反相器包括：第三pmos管、第四pmos管、第三nmos管以及第四nmos管；
所述第三pmos管的栅极和所述第四nmos管的栅极为所述第三门控反相器的信号输入端，所述第三pmos管的源极接电源，所述第三pmos管的漏极接所述第四pmos管的源极，所述第三pmos管的栅极为所述第三门控反相器的正向控制端，所述第四pmos管的漏极和所述第三nmos管的漏极为所述第三门控反相器的信号输出端，所述第三nmos管的栅极为所述第三门控反相器的反向控制端，所述第三nmos管的源极接所述第四nmos管的漏极，所述第四nmos管的源极接地。
进一步地，所述负锁存器包括第四门控反相器以及第二反向器；
所述第四门控反相器的信号输出端和所述第二反向器的输入端接所述状态控制模块，所述第四门控反相器的信号输入端和所述第二反向器的输出端接所述第一门控反相器；
所述第四门控反相器的第一正向控制端用于接收所述第一时钟信号，所述第四门控反相器的第二正向控制端用于接收所述第二时钟信号，所述第四门控反相器的第一反向控制端用于接收所述第一时钟信号的反向信号，所述第四门控反相器的第二反向控制端用于接收所述第二时钟信号的反向信号。
进一步地，所述第四门控反相器包括：第五pmos管、第六pmos管、第七pmos管、第五nmos管、第六nmos管以及第七nmos管；
所述第五pmos管的源极接电源，所述第五pmos管的栅极为所述第四门控反相器的第一正向控制端，所述第五pmos管的漏极接所述第六pmos管的源极，所述第六pmos管的栅极和所述第六nmos管的栅极为所述第四门控反相器的信号输入端，所述第六pmos管的漏极接所述第七pmos管的源极，所述第七pmos管的栅极为所述第四门控反相器的第二正向控制端，所述第七pmos管的漏极和所述第五nmos管的漏极为所述第四门控反相器的信号输出端，所述第五nmos管的栅极为所述第四门控反相器的第一反向控制端，所述第五nmos管的源极接所述第六nmos管的漏极，所述第六nmos管的源极接所述第七nmos管的漏极，所述第七nmos管的栅极为所述第四门控反相器的第二反向控制端，所述第七nmos管的源极接地。
进一步地，所述第一门控反相器包括：第八pmos管、第九pmos管、第八nmos管以及第九nmos管；
所述第八pmos管的栅极和所述第九nmos管的栅极与所述负锁存器连接，所述第八pmos管的源极接电源，所述第八pmos管的漏极接所述第九nmos管的源极，所述第九pmos管的栅极接所述第三时钟信号的反向信号，所述第八nmos管的栅极接所述第三时钟信号，所述第九pmos管的漏极和所述第八nmos管漏极与所述正锁存器连接，所述第八nmos管的源极接所述第九nmos管的漏极，所述第九nmos管的源极接地。
进一步地，所述正锁存器包括第五门控反相器和第七反向器；
所述第五门控反相器的信号输出端和所述第七反向器的输入端接所述第一门控反相器，所述第五门控反相器的信号输入端和所述第七反向器的输出端接所述第一反向器，所述第五门控反相器的正向控制端用于接收所述第三时钟信号，所述第五门控反相器的反向控制端用于接收所述第三时钟信号的反向信号。
进一步地，所述第五门控反相器包括：第十pmos管、第十一pmos管、第十nmos管以及第十一nmos管；
所述第十pmos管的栅极和所述第十一nmos管的栅极为所述第五门控反相器的信号输入端，所述第十pmos管的源极接电源，所述第十pmos管的漏极接所述第十一pmos管的源极，所述第十一pmos管的栅极为所述第五门控反相器的正向控制端，所述第十一pmos管的漏极和所述第十nmos管的漏极为所述第五门控反相器的信号输出端，所述第十nmos管的栅极为所述第五门控反相器的反向控制端，所述第十nmos管的源极接所述第十一nmos管的漏极，所述第十一nmos管的源极接地。
本发明第二方面提供一种寄存器的初始化方法，所述寄存器包括依次连接的状态控制模块、负锁存器、第一门控反相器、正锁存器及第一反向器，还包括分别用于输入第一时钟信号、第二时钟信号及第三时钟信号的第一时钟端口、第二时钟端口及第三时钟端口，所述初始化方法包括：
所述状态控制模块接收所述第一时钟信号，在所述第一时钟信号为第一状态时接收并输出初始化信号至所述负锁存器；
所述负锁存器接收所述第一时钟信号和所述第二时钟信号，在所述第一时钟信号为第一状态且所述第二时钟信号为第二状态时导通，且接收并输出所述初始化信号至所述第一门控反相器；
所述第一门控反相器接收所述第三时钟信号，且根据所述第三时钟信号导通或者关断；
所述正锁存器接收所述第三时钟信号，在所述第三时钟信号为第一状态时导通，且接收并输出所述初始化信号至所述第一反向器；
第一反向器接收并输出所述初始化信号，以完成对所述寄存器的初始化。
本发明相对于现有技术所取得的有益技术效果为：在上述寄存器中包括了三个时钟端口，即第一时钟端口、第二时钟端口以及第三时钟端口，在上述三个时钟控制端口分别输入三路时钟信号，即第一时钟信号、第二时钟信号以及第三时钟信号，通过三路时钟信号同步同时控制正锁存器和负锁存器导通，分别更新负锁存器以及正锁存器中所锁存的值，从而完成寄存器的初始化过程，极大地提高了该寄存器的初始化速率，降低了芯片的功耗；有效地解决了现有的寄存器存在的初始化速度慢，耗时长，且导致芯片的功耗增大的问题。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例提供的一种寄存器的结构示意图；
图2是本发明实施例提供的一种寄存器的电路结构图；
图3是本发明实施例提供的一种寄存器中的第二门控反相器的电路结构图；
图4是本发明实施例提供的一种寄存器中的第三门控反相器的电路结构图；
图5是本发明实施例提供的一种寄存器中的第四门控反相器的电路结构图；
图6是本发明实施例提供的一种寄存器中的第一门控反相器的电路结构图；
图7是本发明实施例提供的一种寄存器中的第五门控反相器的电路结构图；
图8是本发明实施例提供的一种寄存器的初始化方法的实现流程图；
图9是本发明实施例提供的一种寄存器在初始化或正常工作时涉及到的各个信号的波形图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1示出了本发明实施例提供的一种寄存器的结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：
如图1所示，一种寄存器，包括：第一时钟端口、第二时钟端口、第三时钟端口，以及依次连接的状态控制模块10、负锁存器20、第一门控反相器30、正锁存器40及第一反向器50。其中，第一时钟端口用于输入第一时钟信号cp1n；第二时钟端口用于输入第二时钟信号cp2n；第三时钟端口用于输入第三时钟信号cp3；需要说明的是，第一时钟信号cp1n、第二时钟信号cp2n以及第三时钟信号cp3由不同的时钟电路生成。第一时钟信号cp1n、第二时钟信号cp2n以及第三时钟信号cp3在同一时刻的状态可以相同，也可以不同，具体可以根据实际需求设置，此处不做限制。需要说明的是，时钟信号的状态可以包括高电平状态或低电平状态。
具体的，状态控制模块10接收第一时钟信号cp1n，且在第一时钟信号cp1n为第一状态时，状态控制模块10处于初始化状态，此时，其接收并输出初始化信号d0。需要说明的是，第一时钟信号cp1n的第一状态可以根据状态控制模块10的属性设置，此处不做限制。例如，若状态控制模块10在第一时钟信号cp1n为高电平状态时处于初始化状态，则第一时钟信号cp1n的第一状态可以是高电平状态；若状态控制模块10在第一时钟信号cp1n为低电平状态时处于初始化状态，则第一时钟信号cp1n的第一状态可以是低电平状态。在本发明实施例，设置第一时钟信号cp1n的第一状态为高电平状态。
可选的，在本发明另一实施例中，当第一时钟信号cp1n为第二状态时，状态控制模块10处于正常工作状态，此时，其接收并输出工作信号d1，即此时寄存器用于实现正常的数据传输与处理功能。其中，第一时钟信号cp1n的第二状态与其第一状态为相反状态，即在本实施例中，第一时钟信号cp1n的第二状态为低电平状态。
负锁存器20接收第一时钟信号cp1n和第二时钟信号cp2n，在第一时钟信号cp1n为第一状态且第二时钟信号cp2n为第二状态时导通，此时其接收状态控制模块10输出的初始化信号d0，并将初始化信号d0进行输出。
需要说明的是，第二时钟信号cp2n的第二状态可以根据负锁存器20的属性设置，此处不做限制。例如，若负锁存器20在第一时钟信号为高电平状态且第二时钟信号cp2n为低电平状态时处于导通状态，则第二时钟信号cp2n的第二状态可以是低电平状态；若负锁存器20在第一时钟信号为高电平状态且第二时钟信号cp2n也为高电平状态时处于导通状态，则第二时钟信号cp2n的第二状态可以是高电平状态。在本发明实施例，为了便于理解，可以将所有时钟信号的第一状态均设置为高电平状态，所有时钟信号的第二状态均设置为低电平状态，即在本实施例中，第二时钟信号cp2n的第二状态为低电平状态。
在本实施例中，当负锁存器20导通时，其处于更新状态，此时负锁存器20根据其接收到的初始化信号d0更新其状态值。负锁存器20根据其接收到的初始化信号d0更新其状态值具体指：负锁存器20使其输出值跟随其接收到的初始化信号d0，也就是说，负锁存器20将其接收到的初始化信号d0进行输出。需要说明的是，在本实施例中，当第一时钟信号cp1n为第二状态且第二时钟信号cp2n为第一状态时负锁存器20关断，此时其处于保持状态，负锁存器20保持其上一状态值不变，即负锁存器20不会根据其接收到的信号更新其状态值，也就是说，负锁存器20输出的一直是其上一状态值，负锁存器20的输出值不会跟随其接收到的信号的改变而改变。
第一门控反相器30接收第三时钟信号cp3，并根据第三时钟信号cp3进行导通或者关断。具体的，当第三时钟信号cp3处于第一状态时，第一门控反相器30导通，此时，其将初始化信号d0传输至正锁存器40。
正锁存器40接收第三时钟信号cp3，在第三时钟信号cp3为第一状态时导通，此时其接收第一门控反相器30输出端的初始化信号d0，并将初始化信号d0进行输出。需要说明的是，与第一时钟信号cp1n和第二时钟信号cp2n类似的，第三时钟信号cp3的第一状态和第二状态可以根据正锁存器40的属性设置，此处不做限制。在本发明实施例，设置第三时钟信号cp3的第一状态为高电平状态，第三时钟信号cp3的第二状态为低电平状态。
在本实施例中，当正锁存器40导通时，其处于更新状态，此时正锁存器40根据其接收到的初始化信号d0更新其状态值。正锁存器40根据其接收到的初始化信号d0更新其状态值具体指：正锁存器40使其输出值跟随其接收到的初始化信号d0，也就是说，正锁存器40将其接收到的初始化信号d0进行输出。需要说明的是，在本实施例中，当第三时钟信号cp3为第二状态时正锁存器40关断，此时其处于保持状态，正锁存器40保持其上一状态值不变，即正锁存器40不会根据其接收到的信号更新其状态值，也就是说，正锁存器40输出的一直是其上一状态值，正锁存器40的输出值不会跟随其接收到的信号的改变而改变。
第一反向器50接收正锁存器40输出的初始化信号d0，并将初始化信号d0进行输出，如此即完成对寄存器的初始化过程，即寄存器最终输出的信号q即为初始化信号d0。
在本实施例中，当状态控制模块10、负锁存器20、第一门控反相器30、正锁存器40及第一反向器50输出初始化信号d0后，可以将第一时钟信号cp1n、第二时钟信号cp2n及第三时钟信号cp3的状态进行翻转，以使状态控制模块10、负锁存器20、第一门控反相器30、正锁存器40及第一反向器50均处于关断状态，从而使其状态不再随输入信号的变化而变化，以完成对寄存器的初始化过程。
在实际应用中，当多个寄存器级联时，可以通过第一时钟信号cp1n、第二时钟信号cp2n及第三时钟信号cp3同时控制多个寄存器，在第一时钟信号cp1n、第二时钟信号cp2n及第三时钟信号cp3的控制下，下一级寄存器接收上一级寄存器输出的初始化信号d0，并以同样的方式完成初始化过程；从而保证多个级联的寄存器在同源的时钟信号控制下都可以被同步初始化。
以上可以看出，本发明实施例由于通过三路时钟信号，即第一时钟信号、第二时钟信号及第三时钟信号来同时控制寄存器中的不同功能模块的状态，因此，在对寄存器进行初始化时，可以通过控制三路时钟信号的状态使同一时刻寄存器中的所有功能模块均处于导通状态，如此便可瞬间完成对寄存器的初始化过程，极大地提高了该寄存器的初始化速率。且当多个寄存器级联时，通过上述三路时钟信号同时控制多个寄存器，使同一时刻多个寄存器中的所有功能模块均处于导通状态，这样，便可以在瞬间完成对所有寄存器的初始化过程。节省了多个寄存器所需的初始化时间，降低了芯片的功耗，从而有效地解决了现有的寄存器所存在的初始化速度慢，耗时长，且导致芯片的功耗大的问题。
图2示出了本发明实施例提供的一种寄存器的电路结构，详述如下：
如图2所示，作为本发明一实施例，状态控制模块10包括第二门控反相器101和第三门控反相器102。第二门控反相器101的反向控制端和第三门控反相器102的正向控制端接收第一时钟信号cp1n，第二门控反相器101的正向控制端以及第三门控反相器102的反向控制端接第一时钟信号cp1n的反向信号cp1p，其中第一时钟信号cp1n的反向信号cp1p与第一时钟信号cp1n的相位相反；第二门控反相器101的信号输入端在第一时钟信号cp1n为第一状态时接收初始化信号d0，第三门控反相器102的信号输入端在第一时钟信号cp1n为第二状态时接收工作信号d1，第二门控反相器101的信号输出端和第三门控反相器102的信号输出端接负锁存器20，用于将初始化信号d0和工作信号d1传输至负锁存器20。
需要说明的是，由于在状态控制模块10中，第二门控反相器101的正向控制端和第三门控反相器102的正向控制端所接收的时钟信号的相位相反，从而保证了在同一时刻内该寄存器只能处于初始化或处于正常工作状态。
作为本发明一实施例，负锁存器20包括第四门控反相器201和第二反向器202。第四门控反相器201的信号输出端和第二反向器202的输入端接状态控制模块10，第四门控反相器201的信号输入端和第二反向器202的输出端接第一门控反相器30；第四门控反相器201的第一正向控制端接收第一时钟信号cp1n，第四门控反相器201的第二正向控制端接收第二时钟信号cp2n，第四门控反相器201的第一反向控制端接收第一时钟信号cp1n的反向信号cp1p，第四门控反相器201的第二反向控制端接收第二时钟信号cp2n的反向信号cp2p；其中第二时钟信号cp2n的反向信号cp2p与第二时钟信号cp2n的相位相反。
具体的，当状态控制模块10将初始化信号d0传输至负锁存器20时，若此时第一时钟信号cp1n为第一状态且第二时钟信号cp2n为第二状态，则第四门控反相器201导通；若第四门控反相器201导通时，则负锁存器20将初始化信号d0输出至第一门控反相器30。
作为本发明一实施例，正锁存器40包括第五门控反相器401和第七反向器402；第五门控反相器401的信号输出端和第七反向器402的输入端接第一门控反相器30，第五门控反相器401的信号输入端和第七反向器402的输出端接第一反向器50，第五门控反相器401的正向控制端接收第三时钟信号cp3，第五门控反相器401的反向控制端接收第三时钟信号cp3的反向信号cp3n。
具体的，图3示出了本发明实施例提供的一种寄存器中的第二门控反相器101的电路结构，详述如下：
如图3所示，第二门控反相器101包括：第一pmos管m1、第二pmos管m2、第一nmos管m3以及第二nmos管m3。第一pmos管m1的栅极和第二nmos管m3的栅极为第二门控反相器101的信号输入端，用于接收初始化信号d0；第一pmos管m1的源极接电源vdd，第一pmos管m1的漏极接第二pmos管m2的源极，第二pmos管m2的栅极为第二门控反相器101的正向控制端，用于接收第一时钟信号cp1n的反向信号cp1p，第二pmos管m2的漏极和第一nmos管m3的漏极为第二门控反相器101的信号输出端，用于输出初始化信号d0；第一nmos管m3的栅极为第二门控反相器101的反向控制端，用于接收第一时钟信号cp1n；第一nmos管m3的源极接第二nmos管m4的漏极，第二nmos管m4的源极接地gnd。
具体的，由于第二pmos管m2的栅极用于接收第一时钟信号cp1n的反向信号cp1p，第一nmos管m3的栅极用于接收第一时钟信号cp1n，因此，可以通过调节第一时钟信号cp1n的状态来对第二pmos管m2和第一nmos管n3的通断进行控制，进而对第二门控反相器101的通断进行控制。
具体的，图4示出了本发明实施例提供的一种寄存器中的第三门控反相器的电路结构，详述如下：
如图4所示，第三门控反相器102包括第三pmos管m5、第四pmos管m6、第三nmos管m7以及第四nmos管m8。第三pmos管m5的栅极和第四nmos管m8的栅极为第三门控反相器102的信号输入端，用于接收工作信号d1；第三pmos管m5的源极接电源vdd，第三pmos管m5的漏极接第四pmos管m6的源极，第三pmos管m5的栅极为第三门控反相器102的正向控制端，用于接收第一时钟信号cp1n；第四pmos管m6的漏极和第三nmos管m7的漏极为第三门控反相器102的信号输出端，用于输出工作信号d1；第三nmos管m7的栅极为第三门控反相器102的反向控制端，用于接收时钟信号cp1p；第三nmos管m7的源极接第四nmos管m8的漏极，第四nmos管m8的源极接地。
具体的，图5示出了本发明实施例提供的一种寄存器中的第四门控反相器201的电路结构图，详述如下：
如图5所示，该第四门控反相器201包括：第五pmos管m9、第六pmos管m10、第七pmos管m11、第五nmos管m12、第六nmos管m13以及第七nmos管m14。第五pmos管m9的源极接电源vdd，第五pmos管m8的栅极为第四门控反相器201的第一正向控制端，用于接收第一时钟信号cp1n；第五pmos管m9的漏极接第六pmos管m10的源极，第六pmos管m10的栅极和第六nmos管m13的栅极为第四门控反相器201的信号输入端，用于接收初始化信号d0或者工作信号d1；第六pmos管m10的漏极接第七pmos管m11的源极，第七pmos管m11的栅极为第四门控反相器201的第二正向控制端，用于接收第二时钟信号cp2n；第七pmos管m11的漏极和第五nmos管m12的漏极为第四门控反相器201的信号输出端，第五nmos管m12的栅极为第四门控反相器201的第一反向控制端，用于接收第二时钟信号cp2n的反相信号cp2p；第五nmos管m12的源极接第六nmos管m13的漏极，第六nmos管m13的源极接第七nmos管m14的漏极，第七nmos管m14的栅极为第四门控反相器201的第二反向控制端，用于接收第一时钟信号cp1n的反相信号cp1p；第七nmos管m14的源极接地gnd。
根据上述第四门控反相器201的电路结构可知，当第一时钟信号cp1n为高电平且第二时钟信号cp2n为低电平时，第四门控反相器201导通，其将接收到的初始化信号d0进行输出。具体的，当第二时钟信号cp2n为低电平时，即第七pmos管m11的栅极所接入的第二时钟信号cp2n为低电平，此时第七pmos管道导通，由于第七pmos管m11的源极接第六pmos管m10的漏极，当第六pmos管m10的栅极接入初始化信号d0时，该初始化信号d0依次通过第六pmos管m10的栅极、第六pmos管m10的漏极、第七pmos管m11的源极、第七pmos管m11的漏极，并最终通过第四门控反相器201的信号输出端将该初始化信号输出至第一门控反相器30。
具体的，图6示出了本发明实施例提供的第一门控反相器30的电路结构图，详述如下：
如图6所示，第一门控反相器30包括：第八pmos管m15、第九pmos管m16、第八nmos管m17以及第九nmos管m18。第八pmos管m15的栅极和第九nmos管m18的栅极与负锁存器20连接，即第八pmos管m15的栅极和第九nmos管m18的栅极用于接收初始化信号d0或者工作信号d1；第八pmos管m15的源极接电源vdd，第八pmos管m15的漏极接第九nmos管m16的源极，第九pmos管m16的栅极接第三时钟信号cp3的反向信号cp3n，其中第三时钟信号cp3的反向信号cp3n与第三时钟信号cp3的相位相反；第八nmos管m17的栅极接第三时钟信号cp3，第九pmos管m16的漏极和第八nmos管m17漏极与正锁存器40连接，用于将初始化信号d0或者工作信号d1传输至正锁存器40，第八nmos管m17的源极接第九nmos管m18的漏极，第九nmos管m18的源极接地gnd。
由于第九pmos管m16的栅极用于接收第三时钟信号cp3的反向信号cp3n，第八nmos管m17的栅极用于接收第三时钟信号cp3，因此，可以通过调节第三时钟信号cp3的状态来对第九pmos管m16和第八nmos管m17的通断进行控制，进而对第一门控反相器30的通断进行控制，以使其在导通时将初始化信号d0或者工作信号d1传输至正锁存器40。
具体的，图7示出了本发明实施例提供的一种寄存器的第五门控反相器401的电路结构图，详述如下：
如图7所示，该第五门控反相器401包括：第十pmos管m19、第十一pmos管m20、第十nmos管m21以及第十一nmos管m22。第十pmos管m19的栅极和第十一nmos管m22的栅极为第五门控反相器401的信号输入端，用于输入初始化信号d0或者工作信号d1；第十pmos管m19的源极接电源vdd，第十pmos管m19的漏极接第十一pmos管m20的源极，第十一pmos管m20的栅极为第五门控反相器401的正向控制端，用于接收第三时钟信号cp3；第十一pmos管m20的漏极和第十nmos管m21的漏极为第五门控反相器401的信号输出端，用于将初始化信号d0或者工作信号d1传输至第一反向器50；第十nmos管m21的栅极为第五门控反相器401的反向控制端，用于接收第三时钟信号cp3的反相信号cp3n；第十nmos管m21的源极接第十一nmos管m22的漏极，第十一nmos管m22的源极接地gnd。
具体的，在该正锁存器40中，当第十一pmos管m20的栅极所接入的第三时钟信号cp3为高电平时，该正锁存器40导通，从而该正锁存器40在初始化信号d0的驱动下更新正锁存器40中所锁存的值，并将初始化信号d0输出至第一反向器50。
本发明实施例还提供了一种寄存器的初始化方法。图8示出了本发明实施例提供的寄存器的初始化方法的实现流程。需要说明的是，本发明实施例提供的寄存器的初始化方法是基于图1对应的实施例中的寄存器。
如图1所示，在本发明实施例中，寄存器包括依次连接的状态控制模块10、负锁存器20、第一门控反相器30、正锁存器40及第一反向器50，还包括分别用于输入第一时钟信号cp1n、第二时钟信号cp2n及第三时钟信号cp3的第一时钟端口、第二时钟端口及第三时钟端口。
如图8所示，寄存器的初始化方法包括：
步骤s801：状态控制模块10接收第一时钟信号cp1n，在第一时钟信号cp1n为第一状态时接收并输出初始化信号d0至负锁存器20。
步骤s802：负锁存器20接收第一时钟信号cp1n和第二时钟信号cp2n，在第一时钟信号cp1n为第一状态且第二时钟信号cp2n为第二状态时导通，且接收并输出初始化信号d0至第一门控反相器30。
步骤s803：第一门控反相器30接收第三时钟信号cp3，且根据第三时钟信号cp3导通或者关断。
步骤s804：正锁存器40接收第三时钟信号cp3，在第三时钟信号cp3为第一状态时导通，且接收并输出初始化信号d0至第一反向器50。
步骤s804：第一反向器50接收并输出初始化信号d0，以完成对寄存器的初始化。
由于本发明实施例提供的寄存器的初始化方法是基于图1对应的实施例中的寄存器，因此，上述初始化方法的具体实现方式与图1对应的实施例中的寄存器的工作原理相同，具体请参照图1对应的实施例中的相关描述，此处不再赘述。
为了更好的说明本发明实施例，下面通过一个具体的实例来说明上述寄存器的工作原理，具体如下：
图9示出了本发明实施例提供的一种寄存器在初始化或正常工作时涉及到的各个信号的波形。结合图1-图9，在需要对寄存器进行初始化时(即对应图9中寄存器的初始化阶段)，可以设定该第一时钟信号cp1n为第一状态(即高电平状态)，第二时钟信号cp2n为第二状态(即低电平状态)，第三时钟信号cp3为第一状态(即高电平状态)。此时，状态控制模块10、负锁存器20、第一门控反相器30、正锁存器40及第一反向器50均导通，状态控制模块10将接收到的初始化信号d0输出至负锁存器20；负锁存器20将接收到的初始化信号d0传输至第一门控反相器30；第一门控反相器30将接收到的初始化信号d0传输至正锁存器40；正锁存器40将接收到的该初始化信号d0传输至第一反向器50，第一反向器50将接收到的初始化信号d0进行输出，即完成对寄存器的初始化过程。通过图9可以看出，在初始化阶段，第一反向器50输出端输出的信号q与初始化信号d0的波形相同，从而保证多个级联的寄存器都可接收到初始化信号d0，进而在第一时钟信号cp1n、第二时钟信号cp2n以及第三时钟信号cp3的驱动下实现多个寄存器的同时同步初始化过程，极大地提高了寄存器的初始化效率。
需要说明的是，当寄存器进入正常工作阶段时，结合图1-图9，此时，可以将第一时钟信号cp1n的状态进行翻转，以使状态控制模块10中的第二门控反相器101关断，第三门控反相器102导通，此时，状态控制模块10通过第三门控反相器102的输入端接收工作信号d1，通过调节第一时钟信号cp1n、第二时钟信号cp2n以及第三时钟信号cp3的状态，使工作信号d1依次通过负锁存器20、第一门控反相器30、正锁存器40及第一反向器50，最终输出至下一级寄存器；由于该寄存器的输出端与下一级寄存器的输入端首尾相连，从而多个寄存器之间实现了高效的数据传输过程。
结合该寄存器的具体工作原理可知，在上述寄存器中，由于通过三个时钟端口分别输出第一时钟信号、第二时钟信号以及第三时钟信号，通过这三路时钟信号即可使该寄存器中负锁存器和正锁存器的导通，进而刷新寄存器中所锁存的值；但多个级联的寄存器应用在芯片中时，通过这三路时钟信号即可是多个寄存器同步同时进行初始化操作，极大地提高了该寄存器的初始化效率，降低了芯片的功耗，具有极高的实用性；有效地解决了现有的寄存器初始化速度慢，耗时长，且芯片的功耗大的问题。
需要说明的是,在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体与另一个实体区分开来，而不一定要求或者暗示这些实体之间存在任何这种实际的关系或者顺序。而且术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的产品或者结构所固有的要素。在没有更多限制的情况下，由语句“包括……”或者“包含……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的要素。此外，在本文中，“大于”、“小于”、“超过”等理解为不包括本数；“以上”、“以下”、“以内”等理解为包括本数。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。