本发明属于集成电路开发领域，涉及一种海量信息处理器的应用验证系统及其验证方法。
背景技术
1601p是一款常态的17核处理器，集成ppc核和16个自主指令集的dsp核，通过片上网络进行互联，并在片上网络上集成qdr、ddr、piu/emif以及rapidio等多个功能模块或高速通信接口。但现有的针对初样验证芯片1601c的应用验证板因其设计功能的有限，不能对1601p展开应用验证，1601c应用验证板的原理框图如图1所示。
以往的设计结构主要存在以下几个方面的问题：首先，1601c应用验证板通过vpx接插件实现1601c与tms320c6678的4路1xrapidio的互联测试，只验证了通过vpx的1xrapidio的板间互联验证，不能满足1601p的4路4xrapidio的应用验证；其次，1601p在1601c的基础上集成了ppc处理器核，并设计了兼容ddr2/ddr3的存储器控制器接口，1601c的应用验证板只是针对设计进行了ddr3存储器控制器接口的验证，无法覆盖ddr2/ddr3兼容性的应用验证；最后，1601c应用验证板在emif接口处连接了prom进行低速存储器接口的应用验证，不能满足1601p的piu/emif管脚复用的情况。
技术实现要素：
本发明的目的在于针对上述现有技术中的问题，提供一种海量信息处理器的应用验证系统及其验证方法，既能满足1601p的4路4xrapidio设计功能以及不同工作模式的应用验证，又能完成ddr2/ddr3接口兼容的应用验证，还能实现高速piu/emif复用管脚的功能验证。
为了实现上述目的，本发明海量信息处理器的应用验证系统采用的技术方案为：
包括与1601p互联的fpga，fpga的rapidiobank与1601p的rapidio互联，通过时钟模块分别为1601p和fpga提供差分时钟，配置fpga的1x或4x工作模式使之与1601p的rapidio相匹配，实现1601p的4xrapidio设计功能验证；1601p的4xrapidio还与fpga的4xrapidiobank通过高速接插件引出，通过高速线缆实现1601p与fpga的rapidio1x/4x兼容的板间自联和互联应用验证；1601p上设有同时兼容ddr2+sdram和ddr3+sdram的两个ddr接口，ddr3+sdram接口集成在片上网络上，该ddr接口上外接3片ddr3+sdram存储器，按照ddr3的拓扑结构进行布局与布线，ddr2+sdram接口集成在ppc核上，通过ppc核连接在片上网络上，该ddr接口上外接3片ddr2+sdram存储器，并按ddr2的拓扑结构进行布局与布线；所述的1601p上集成了piu与emif功能管脚，piu与emif功能管脚分别连接fpga和prom，fpga中设计有主控处理器，主控处理器通过piu接口访问和控制1601p，1601p的emif功能管脚读写prom，实现对piu设计功能及emif设计功能的应用验证。
所述的fpga采用xc6vsx475t，fpga与1601p集成在一块pcb板上。
所述的1601p具有4路4xrapidio，其中2路4xrapidio与fpga的2路4xrapidiobank互联，另外2路4xrapidio与fpga的2路4xrapidiobank通过高速接插件引出。
时钟模块为2片cdcm6208，cdcm6208产生的差分时钟对，分别提供给1601p和fpga。
1601p上集成的piu与emif功能管脚为复用功能管脚，分成两个分支后分别连接fpga和prom。1601p上的emif功能管脚分别连接至3片flash，其中的两片16位flash组成32位数据位宽，第三片flash只使用低8位，完成edac设计功能的应用验证。1601p的两个ddr接口工作频率为400mhz，piu与emif功能管脚的最高工作频率为200mhz。
本发明海量信息处理器的应用验证方法，包括以下内容：
1)全面验证1601p的4路4xrapidio的设计功能；
将1601p的两路4xrapidio在pcb板内直接连接至xc6vsx475t，当1601p的rapidio工作在1x模式时，设计fpga的代码，配置与1601p通信的rapidioip工作模式为1x，工作主频125mhz，单路2.5gbps，进行1601p的1xrapidio的功能验证和性能测试；当1601p的rapidio工作在4x模式时，设计fpga的代码，配置与1601p通信的rapidioip工作模式为4x，工作主频125mhz，单路10gbps，进行1601p的4xrapidio的功能验证和性能测试；当1601p的rapidio工作在1x/4x混合使用的模式时，设计fpga的代码，满足1x/4x混合使用的功能验证和性能测试；通过引出4个高速接插件实现1601p-1601p、fpga-fpga及1601p-fpga之间的自联/互联测试，若发现问题或错误时进行问题的排查和定位；
2)在1601p的两个ddr接口分别集成3片ddr2+sdram和ddr3+sdram，选用16位数据宽度的sdram，其中两片组成32位的数据宽度，第三片的低8位连接控制器的高八位，进行edac的功能验证，第三片的高8位按不用的模式进行固定配置处理；ddr2+sdram按ddr2的拓扑结构进行布局和布线设计，ddr3+sdram按ddr3的拓扑结构进行布局和布线设计；在应用验证中，分别编写测试程序进行ddr2和ddr3所有设计功能的遍历测试和高速性能的评估测试，完成ddr2/ddr3控制接口的应用验证和测试；
3)针对1601p的piu/emif管脚复用接口的应用验证；
将管脚信号分成两个分支，其中一个分支为piu功能管脚，接至fpga，并在fpga中设计代码形成带有piu访问接口的主处理器，通过piu访问1601p的寄存器和存储空间，完成1601p的piu接口模块的应用验证；另一个分支为emif功能管脚，外接3片16位的flash，其中前2片组成32位的数据宽度，第3片只使用低8位作为edac校验位，进行flash读/写、上电自加载和edac功能的验证和测试，完成1601p的emif功能应用验证和测试。
与现有技术相比，本发明具有如下的有益效果：采用1601p与fpga互联的方式，替代1601c通过vpx与dsp互联的设计，并通过高速接插件将两个器件的部分rapidio通道引出，实现对1601p的4路4xrapidio不同工作模式的应用和验证。在1601p应用验证中使用ddr2+sdram和ddr3+sdram，完成接口兼容ddr2/ddr3的应用验证，并将1601p的piu/emif接口分别与fpga和prom相连，完成设计功能的全面验证。相较于常规设计，本发明不仅能够验证4xrapidio的设计功能，还能够验证1xrapidio的设计功能，以及1x/4x混用的设计功能，极大地提高了应用验证的覆盖性。本发明在单板上设计ddr2/ddr3的应用验证设计，充分利用了1601p的设计功能，验证了ddr接口的ddr2/ddr3兼容性设计；本发明采用的1601p外接fpga和prom的设计，不仅验证了1601p的piu功能，还验证了1601p的emif功能，提高了应用验证的覆盖性，最大程度发挥应用验证系统的功能。
附图说明
图1原有的1601c应用验证板原理框图；
图2本发明1601p应用验证系统原理图；
图3本发明1601p的rapidio应用验证原理图；
图4本发明与1601p互联的fpgarapidio设计图；
图5本发明的ddr3应用验证原理图；
图6本发明的ddr2应用验证原理图；
图7本发明1601p的piu应用验证原理图；
图8本发明1601p的emif应用验证原理图；
具体实施方式
下面结合附图对本发明做进一步的详细说明。
参见图2，本发明海量信息处理器的应用验证系统由1601p、3片ddr2+sdram、3片ddr3+sdram、3片flash和fpga构成，其中1601p的piu/emif接口及rapidio接口与fpga相连，fpga采用xc6vsx475t，形成应用验证环境。1601p的2路4xrapidio直接与fpga的2路4xrapidio互联，另外两路则通过接插件与fpga相连，并在参考时钟的分配上考虑1x/4x工作模式兼容的设计。其中dif_clk为差分参考时钟源输出的差分时钟对；clk_x_y_pn为1601p的x路rapidio的y路1xrapidio的差分时钟对；clk_x_1_4为1601p的x路4xrapidio的4个差分时钟对共用一个差分参考时钟；1601p的第1、2路4xrapidio连接至fpga的rapidio发送/接收端；1601p的第3、4路rapidio连接至高速接插件c1、c2上，如图3所示。为了验证1601p的4路4xrapidio设计功能，设计了与之对应的fpga的rapidio功能模块。clk_1_pn-clk_4_pn为fpga的rapidio的差分时钟对；fpga的第1、2路4xrapidio对应地与1601p的第1、2路4xrapidio互联，第3、4路rapidio连接至高速接插件c3、c4上，如图4所示。在1601p的第一个ddr控制器接口处连接3片ddr3+sdram颗粒，并按照ddr3的拓扑结构进行布局和电源完整性/信号完整性/抗干扰设计。其中r为控制线、地址线、时钟线上的匹配电阻，接至参考电压vref上，提高信号完整性和高速信号的抗干扰能力，如图5所示。在1601p的第二个ddr控制器接口处连接3片ddr2+sdram颗粒，按照ddr2的拓扑结构进行布局和电源完整性/信号完整性/抗干扰设计。其中r为控制线、地址线、时钟线上的匹配电阻，接至参考电压vref上，提高信号完整性和高速信号的抗干扰能力，如图6所示。将1601p的piu/emif接口信号连至fpga，通过设计fpga代码，完成对1601p的访问和控制，实现对piu设计功能的应用验证。其中piu_addr为piu接口的地址信号，piu_ce为piu的选通信号，piu_clk为piu接口的时钟信号，piu_data为piu接口的数据信号，如图7所示。将1601p的piu/emif接口信号连至3片flash，其中两片16位flash组成32位数据位宽，第三片只使用低8位，完成edac设计功能的应用验证。其中emif_addr为emif接口的地址信号，emif_ce为emif接口对外部存储器的片选信号，emif_oe为emif接口的使能信号，emif_we为emif接口的读写信号，emif_data为emif接口的数据信号，如图8所示。
本发明能够应用在海量信息处理器初样芯片1601p的应用验证和应用开发中，当1601p完成流片、中测、封装和成测后，通过本发明的应用验证实现方法完成应用验证，也可为潜在用户提供学习和开发的环境，为海量信息处理器的用户推广提供技术支撑。
其中，针对4路4xrapidio的应用验证设计提供了1x/4x应用验证模式和不同工作模式的兼容性设计，能够直接应用于系统集成；两个ddr高速存储器控制接口的设计实现验证了接口兼容ddr2/ddr3的设计功能，为后续的应用提供了参考；针对piu/emif复用管脚的接口设计，在不影响应用的前提下对设计功能进行了全面的验证，为1601p的系统集成提供设计范本。以上的设计能应用于具有相同接口的相关器件的应用验证和应用开发中。
本发明基于核高基项目“海量信息处理器”的初样芯片1601p的设计功能，针对1601p的应用验证设计。由于1601p集成了4路4xrapidio高速接口，可以同时使用，也可以分开单路使用，还可以在1x/4x不同工作模式下工作，并可1x/4x混用，单路传输数据率达到2.5gbps。1601p集成了两路ddr控制器接口，可兼容ddr2/ddr3，两个接口一样，但相互独立，工作频率为400mhz；1601p设计的piu/emif接口复用相同的管脚，其中最高工作频率为200mhz。根据其设计功能和性能，应用本发明的应用验证系统进行应用验证设计，能够全面覆盖其设计功能，评估其设计性能参数，验证了兼容性设计，为项目的正样芯片设计提供了设计依据，为单片电路的用户推广和应用开发提供了参考依据和调试开发环境。
通过对基于1601p的应用验证系统的调试和使用，海量信息处理器应用验证实现方法全面验证了1601p的设计功能，并完成了对设计性能指标参数的测试和验证，将应用验证板推广至应用软件开发人员和国内同行业单位的用户，能够在应用验证系统上进行应用软件的开发和验证，能够根据用户的需求进行基于1601p的应用开发，为1601p的应用验证和应用开发提供了优良的平台，也为后续项目的顺利推进奠定了坚实的基础。
以上所述仅为本发明的较佳实施例，凡依据本发明权利要求范围所做的均等变化与修饰，皆应属本发明权利要求的涵盖范围。