一种高速链路信号完整性快速评估方法与系统与流程

本发明涉及高速信号技术领域，特别是一种高速链路信号完整性快速评估方法与系统。

背景技术

在传统数字系统设计中，高速互联现象常常可以忽略不计，因为在传统数字系统中，其对系统性能的影响非常微弱。然而，随着计算机技术的不断发展，在众多决定系统性能的因素里，高速互联现象正起着主导作用，常常导致一些不可预见的问题的出现，极大的增加了系统设计的复杂性。因此，在高速链路设计中，要尽量优化各个模块，借助仿真工具提前评估设计可行性以及风险点，并依据仿真结果优化设计，提高系统设计成功率，缩短研发周期。在服务器系统高速信号链路设计过程中，往往需要基于仿真结果及时调整方案，项目前期的si评估阶段越早的发现和避免高速信号问题，就能为系统设计争取更多的时间和裕量，具有极强的时效性。

现今针对高速链路信号完整性评估，大部分都是基于当前设计找到设计的最差情况，通过仿真最差情况的损耗、反射和眼参数等指标，与工业规范进行对比，若最差情况能够满足设计要求，则链路评估低风险。

虽然这种评估思想能够保证评估的准确性，但是在实际操作中却很难实现。在寻找设计最差情况时，需要考虑的因素较多。比如：链路设计长度，pcb板厂制作公差、芯片性能、环境影响等。其中，有些因素很难用精确模型表示，只能近似处理。而且，这种评估方法耗时较长，大大降低了链路评估的时效性。

技术实现要素：

本发明的目的是提供一种高速链路信号完整性快速评估方法与系统，旨在解决现有技术中对于高速链路信号完整性仿真评估时效性差的问题，实现在较短时间内完成对高速链路的仿真评估，最大程度为链路设计和优化争取时间，提高时效性。

为达到上述技术目的，本发明提供了一种高速链路信号完整性快速评估方法，包括：

s1、选择经过测验校正的相似类型拓扑作为参考拓扑；

s2、基于当前拓扑和参考拓扑分别进行建模仿真；

s3、分析对比当前拓扑和参考拓扑的仿真结果。

优选地，所述相似类型拓扑具体为组成结构相同，但链路长度、过孔位置和pcb材料不同。

优选地，所述建模仿真基于典型条件下，走线的阻抗、loss标准、芯片的驱动特性、外接环境参数均为典型值。

优选地，所述建模仿真包括无源仿真和有源仿真。

优选地，所述有源仿真过程中，链路长度按固定步长在一定区间内遍历，当遍历结果均满足要求时，才可评估通过。

本发明还提供了一种高速链路信号完整性快速评估系统，包括：

参考拓扑选择模块，用于选择经过测验校正的相似类型拓扑作为参考拓扑；

建模仿真模块，用于基于当前拓扑和参考拓扑分别进行建模仿真；

仿真结果分析模块，用于分析对比当前拓扑和参考拓扑的仿真结果。

优选地，所述相似类型拓扑具体为组成结构相同，但链路长度、过孔位置和pcb材料不同。

优选地，所述建模仿真基于典型条件下，走线的阻抗、loss标准、芯片的驱动特性、外接环境参数均为典型值。

优选地，所述建模仿真模块包括：

无源仿真单元，用于基于当前拓扑和参考拓扑进行无源仿真；

有源仿真单元，用于基于当前拓扑和参考拓扑进行有源仿真。

发明内容中提供的效果仅仅是实施例的效果，而不是发明所有的全部效果，上述技术方案中的一个技术方案具有如下优点或有益效果：

与现有技术相比，本发明通过将当前设计链路拓扑与经过测试验证的类似参考拓扑相比较，基于各自链路的典型参数进行对比仿真，通过两者的结果进行对比分析，进而快速评估链路风险。解决了现有技术中对于高速链路信号完整性仿真评估时效性差的问题，实现在较短时间内完成对高速链路的仿真评估，最大程度为链路设计和优化争取时间，提高时效性。该方法充分利用了历史积累的数据，能够快速评估相似链路设计风险，提高了高速链路评估效率，为项目设计优化争取了更多的时间。

附图说明

图1为本发明实施例中所提供的一种高速链路信号完整性快速评估方法流程图；

图2为本发明实施例中所提供的一种当前设计链路拓扑结构示意图；

图3为本发明实施例中所提供的一种参考链路拓扑结构示意图；

图4为本发明实施例中所提供的链路信号无源仿真结果示意图；

图5为本发明实施例中所提供的一种高速链路信号完整性快速评估系统结构框图。

具体实施方式

为了能清楚说明本方案的技术特点，下面通过具体实施方式，并结合其附图，对本发明进行详细阐述。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。应当注意，在附图中所图示的部件不一定按比例绘制。本发明省略了对公知组件和处理技术及工艺的描述以避免不必要地限制本发明。

下面结合附图对本发明实施例所提供的一种高速链路信号完整性快速评估方法与系统进行详细说明。

如图1所示，本发明实施例公开了一种高速链路信号完整性快速评估方法，包括以下步骤：

s1、选择经过测验校正的相似类型拓扑作为参考拓扑；

根据当前高速链路的拓扑结构，从前期项目中选择经过测试验证的较为相似的拓扑中，选择相似类型的拓扑结构作为参考拓扑。

如图2所示，某pcie简化链路中，主板发射芯片经主板走线到连接器，再通过转接板连接到背板，最终到达终端硬盘，图中标出了各段的走线长度以及过孔分布情况。

通过对比拓扑结构，从前期项目中找到经过测试验证的较为相似的拓扑中，选择相同类型的拓扑结构作为参考拓扑，所选参考拓扑的组成结构相同。参考拓扑如图3所示，该参考拓扑也是由主板、转接板、背板和硬盘组成，不同点在于链路长度、过孔位置和pcb材料等。

s2、基于当前拓扑和参考拓扑分别进行建模仿真；

将参考拓扑和当前高速链路的拓扑在各自典型条件下进行仿真。将走线的阻抗以及loss标准、芯片的驱动特性、外接环境参数等都选择典型值，设置好后进行建模仿真。

以pcb走线为例，当前设计选择材料的典型loss指标为0.58db/inch@4ghz,而参考拓扑设计选用材料的典型loss指标为0.65db/inch@4ghz，分别按照对应的指标分别建立当前拓扑和参考拓扑的pcb走线模型。链路中的各部分模型(过孔以及连接器等)建立完成后就可以进行无源和有源仿真。

s3、分析对比当前拓扑和参考拓扑的仿真结果；

无源仿真如图4所示，从图中可以看出，当前设计的拓扑的无源特性优于参考拓扑。

有源仿真如表1所示，在进行有源仿真时，为了避免谐振对仿真结果的影响，建议将链路长度在合适区间内遍历，按照0.1inch的步长，从原始长度l遍历至l-0.5inch，当遍历结果都满足设计要求时才能认为评估结果可靠。在遍历区间内，当前设计均优于参考拓扑，而参考拓扑在前期测试中满足设计要求，因此可以基于上述仿真结果评估链路风险较低。

表1

本发明实施例通过将当前设计链路拓扑与经过测试验证的类似参考拓扑相比较，基于各自链路的典型参数进行对比仿真，通过两者的结果进行对比分析，进而快速评估链路风险。解决了现有技术中对于高速链路信号完整性仿真评估时效性差的问题，实现在较短时间内完成对高速链路的仿真评估，最大程度为链路设计和优化争取时间，提高时效性。该方法充分利用了历史积累的数据，能够快速评估相似链路设计风险，提高了高速链路评估效率，为项目设计优化争取了更多的时间。

如图5所示，本发明实施例还公开了一种高速链路信号完整性快速评估系统，包括：

参考拓扑选择模块，用于选择经过测验校正的相似类型拓扑作为参考拓扑；

通过对比拓扑结构，从前期项目中找到经过测试验证的较为相似的拓扑中，选择相同类型的拓扑结构作为参考拓扑，所选参考拓扑的组成结构相同。

建模仿真模块，用于基于当前拓扑和参考拓扑分别进行建模仿真；

将参考拓扑和当前高速链路的拓扑在各自典型条件下进行仿真。将走线的阻抗以及loss标准、芯片的驱动特性、外接环境参数等都选择典型值。

仿真结果分析模块，用于分析对比当前拓扑和参考拓扑的仿真结果。

所述建模仿真模块包括：

无源仿真单元，用于基于当前拓扑和参考拓扑进行无源仿真；

有源仿真单元，用于基于当前拓扑和参考拓扑进行有源仿真。

在进行有源仿真时，为了避免谐振对仿真结果的影响，建议将链路长度在合适区间内遍历，按照0.1inch的步长，从原始长度l遍历至l-0.5inch，当遍历结果都满足设计要求时才能认为评估结果可靠。

所述相似类型拓扑具体为组成结构相同，但链路长度、过孔位置和pcb材料不同。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。