获取存储模块内部延时阶梯时间的方法及系统与流程

本发明涉及通信技术领域，尤其涉及一种获取存储模块内部延时阶梯时间的方法及系统。

背景技术：

在sdio(securedigitalinputandoutput，安全数字输入输出)接口使用中，随着频率的增加，sdio稳定性的问题也慢慢暴露出来。在实际应用时，如：sdio单元向soc芯片读信号时，虽然依据soc芯片(system-on-a-chip)的规格可获取其内部延时的单位阶梯的时长，但并不一定是准确的，如果单位阶梯的时长有误，会在寄存器设置时产生误导，进而影响系统在读信号过程中的稳定性。然而目前无法对soc芯片内部的寄存器的单位阶梯进行测量。

技术实现要素：

针对目前无法对soc芯片内部的寄存器的单位阶梯进行测量的问题，现提供一种旨在实现可获取存储模块内部延时阶梯时间的方法及系统。

一种获取存储模块内部延时阶梯时间的方法，所述存储模块包括存储单元和控制单元，所述控制单元输出时钟至所述存储单元，所述控制单元通过通信接口向所述存储单元发送数据；所述方法包括下述步骤：

在所述输出时钟为第一状态时，获取所述通信接口的第一延迟信息；

在所述输出时钟为第二状态时，获取所述通信接口的第二延迟信息；

根据所述第一延迟信息和所述第二延迟信息计算单个延时阶梯的延时时间。

优选的，所述第一状态为：所述输出时钟为默认状态，即延时零个延时阶梯的状况，或

所述第一状态为：对所述输出时钟进行了延时处理，延时了n个延时阶梯的状态；

其中，n为正整数。

优选的，所述第二状态为：对所述输出时钟进行了延时处理，延时了m个延时阶梯的状态；

其中，m为正整数，m≠n。

优选的，所述根据所述第一延迟信息和所述第二延迟信息计算单个延时阶梯的延时时间，包括：

根据所述通信接口在所述输出时钟为第一状态时输出的第一输出时间，与所述通信接口在所述输出时钟为第二状态时输出的第二输出之差，以及第一状态与第二状态之间相差的延时阶梯个数，计算单个延时阶梯的延时时间。

优选的，所述通信接口为控制接口，或数据接口。

本发明还提供了一种获取存储模块内部延时阶梯时间的系统，所述存储模块包括存储单元和控制单元，所述控制单元输出时钟至所述存储单元，所述控制单元通过通信接口向所述存储单元发送数据；包括：

调节单元，用于调节所述输出时钟的状态，所述输出时钟的状态包括第一状态和第二状态；

获取单元，用于在所述输出时钟为第一状态时，获取所述通信接口的第一延迟信息，还用于在所述输出时钟为第二状态时，获取所述通信接口的第二延迟信息；

处理单元，用于根据所述第一延迟信息和所述第二延迟信息计算单个延时阶梯的延时时间。

优选的，所述第一状态为：所述输出时钟为默认状态，即延时零个延时阶梯的状况，或

所述第一状态为：对所述输出时钟进行了延时处理，延时了n个延时阶梯的状态；

其中，n为正整数。

优选的，所述第二状态为：对所述输出时钟进行了延时处理，延时了m个延时阶梯的状态；

其中，m为正整数，m≠n。

优选的，所述处理单元用于根据所述通信接口在所述输出时钟为第一状态时输出的第一输出时间，与所述通信接口在所述输出时钟为第二状态时输出的第二输出之差，以及第一状态与第二状态之间相差的延时阶梯个数，计算单个延时阶梯的延时时间。

优选的，所述通信接口为控制接口，或数据接口。

上述技术方案的有益效果：

本技术方案中，通过调整控制单元的输出时钟的状态，获取不同状态下通信接口的延迟信息，根据不同状态下通信接口的延迟信息计算控制单元内部单个延时阶梯的延时时间，以便于根据实际计算获取的单个延时阶梯的延时时间对控制单元进行的延时时间进行调整，提高存储模块的稳定性。

附图说明

图1为本发明所述的获取存储模块内部延时阶梯时间的方法的流程图；

图2为本发明所述的获取存储模块内部延时阶梯时间的系统的模块图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

下面结合附图和具体实施例对本发明作进一步说明，但不作为本发明的限定。

如图1所示，一种获取存储模块内部延时阶梯时间的方法，所述存储模块包括存储单元和控制单元，所述控制单元输出时钟至所述存储单元，所述控制单元通过通信接口向所述存储单元发送数据；所述方法包括下述步骤：

s1.在所述输出时钟为第一状态时，获取所述通信接口的第一延迟信息；

s2.在所述输出时钟为第二状态时，获取所述通信接口的第二延迟信息；

s3.根据所述第一延迟信息和所述第二延迟信息计算单个延时阶梯(step)的延时时间。

进一步地，所述第一状态为：所述输出时钟为默认状态，即延时零个延时阶梯的状况，或

所述第一状态为：对所述输出时钟进行了延时处理，延时了n个延时阶梯的状态；

其中，n为正整数。

所述第二状态为：对所述输出时钟进行了延时处理，延时了m个延时阶梯的状态；

其中，m为正整数，m≠n。

需要说明的是，存储单元可采用sdio单元；控制单元可采用soc芯片。获取存储模块内部延时阶梯时间的方法还可应用于emmc(embeddedmultimediacard)或tf(trans-flashcard)卡的通信接口调整中，以便于满足设计时的布线要求，提高系统的稳定性。

在本实施例中，通过调整控制单元的输出时钟的状态，获取不同状态下通信接口的延迟信息，根据不同状态下通信接口的延迟信息计算控制单元内部单个延时阶梯的延时时间，以便于根据实际计算获取的单个延时阶梯的延时时间对控制单元进行的延时时间进行调整，提高存储模块的稳定性。

在优选的实施例中，所述根据所述第一延迟信息和所述第二延迟信息计算单个延时阶梯的延时时间，包括：

根据所述通信接口在所述输出时钟为第一状态时输出的第一输出时间，与所述通信接口在所述输出时钟为第二状态时输出的第二输出之差，以及第一状态与第二状态之间相差的延时阶梯个数，计算单个延时阶梯的延时时间。

在实际应用时，可采用示波器测试输出时钟在不同状态时通信接口输出信号的时间差。

需要说明的是，所述通信接口可以是控制接口，也可以是数据接口。

作为举例而非限定，以存储单元采用sdio单元，控制单元采用soc芯片，通信接口为控制接口为例对获取存储模块内部延时阶梯时间的方法进行说明：

当输出时钟的延时阶梯tx_delay＝0时，控制接口输出的控制信号的时间与输出时钟的时间几乎重合，当输出时钟的延时阶梯tx_delay＝10时，控制接口输出的控制信号的时间与输出时钟的时间相差680ps(皮秒)，经计算单个延时阶梯step＝680/10＝68ps。现有的soc芯片规格给出的每个step为50ps，与实际计算获得的68ps不相符，采用单个延时阶梯68ps为更加准确的值。

如图2所示，本发明还提供了一种获取存储模块内部延时阶梯时间的系统，所述存储模块包括存储单元和控制单元，所述控制单元输出时钟至所述存储单元，所述控制单元通过通信接口向所述存储单元发送数据；获取存储模块内部延时阶梯时间的系统包括：调节单元1、获取单元2和处理单元3，其中：

调节单元1，用于调节所述输出时钟的状态，所述输出时钟的状态包括第一状态和第二状态；

获取单元2，用于在所述输出时钟为第一状态时，获取所述通信接口的第一延迟信息，还用于在所述输出时钟为第二状态时，获取所述通信接口的第二延迟信息；

处理单元3，用于根据所述第一延迟信息和所述第二延迟信息计算单个延时阶梯的延时时间。

进一步地，所述第一状态为：所述输出时钟为默认状态，即延时零个延时阶梯的状况，或

所述第一状态为：对所述输出时钟进行了延时处理，延时了n个延时阶梯的状态；

其中，n为正整数。

所述第二状态为：对所述输出时钟进行了延时处理，延时了m个延时阶梯的状态；

其中，m为正整数，m≠n。

在本实施例中，通过调整控制单元的输出时钟的状态，获取不同状态下通信接口的延迟信息，根据不同状态下通信接口的延迟信息计算控制单元内部单个延时阶梯的延时时间，以便于根据实际计算获取的单个延时阶梯的延时时间对控制单元进行的延时时间进行调整，提高存储模块的稳定性。

在优选的实施例中，所述处理单元3用于根据所述通信接口在所述输出时钟为第一状态时输出的第一输出时间，与所述通信接口在所述输出时钟为第二状态时输出的第二输出之差，以及第一状态与第二状态之间相差的延时阶梯个数，计算单个延时阶梯的延时时间。

需要说明的是，所述通信接口可以是控制接口，也可以是数据接口。

以上所述仅为本发明较佳的实施例，并非因此限制本发明的实施方式及保护范围，对于本领域技术人员而言，应当能够意识到凡运用本发明说明书及图示内容所作出的等同替换和显而易见的变化所得到的方案，均应当包含在本发明的保护范围内。