用于在图形处理器中进行遮挡数据压缩的方法和设备与流程
本发明总体上涉及图形处理器领域。更具体地，本发明涉及一种用于在图形处理器中进行遮挡数据压缩的方法和设备。
背景技术：
非常不希望图形处理单元(gpu)对最终被场景中的其他几何结构所遮挡的顶点或对象进行操作。在3d实施方式中，深度测试和遮挡剔除可以用于确定每个顶点的深度并移除被一个或多个对象所遮挡的顶点。
附图说明
可以结合以下附图根据以下详细说明获得对本发明的更好理解，在附图中：
图1是根据实施例的处理系统的框图；
图2是处理器的实施例的框图，所述处理器具有一个或多个处理器核、集成存储器控制器、以及集成图形处理器；
图3是图形处理器的框图，所述图形处理器可以是分立式图形处理单元、或者可以是集成有多个处理核的图形处理器；
图4是用于图形处理器的图形处理引擎的实施例的框图；
图5是图形处理器的另一实施例的框图；
图6a至图6b展示了包括在图形处理器中所采用的处理元件阵列的线程执行逻辑；
图7是框图，展示了图形处理器指令格式；
图8是图形处理器的另一实施例的框图；
图9a是框图，展示了根据实施例的图形处理器命令格式；
图9b是框图，展示了根据实施例的图形处理器命令序列；
图10了根据实施例的数据处理系统的示例性图形软件架构；
图11a是框图，展示了根据实施例的可以用于制造用于执行操作的集成电路的ip核开发系统；
图11b展示了根据一些实施例的集成电路封装体组件的截面侧视图；
图12是框图，展示了根据实施例的可以使用一个或多个ip核来制作的示例性芯片上系统集成电路；
图13a至图13b是框图，展示了根据实施例的用于在soc内使用的示例性图形处理器；
图14a至图14b展示了根据实施例的附加示例性图形处理器逻辑；
图15展示了根据本发明的一个实施例的图形处理设备；并且
图16展示了根据本发明的一个实施例的方法。
具体实施方式
在以下描述中，出于解释的目的，阐述了许多具体的细节以便提供对以下所述的本发明的实施例的透彻理解。然而，对于本领域技术人员而言，可以在不具有这些具体细节中的一些具体细节的情况下实践本发明的实施例将是明显的。在其他实例中，以框图的形式示出了公知的结构和装置以避免模糊本发明的实施例的基本原理。
示例性图形处理器架构和数据类型
系统概述
图1是根据实施例的处理系统100的框图。在各实施例中，系统100包括一个或多个处理器102以及一个或多个图形处理器108，并且可以是单处理器台式系统、多处理器工作站系统或具有大量处理器102或处理器核107的服务器系统。在一个实施例中，系统100是被纳入到用于在移动设备、手持式设备或嵌入式设备中使用的芯片上系统(soc)集成电路内的处理平台。
在一个实施例中，系统100可以包括或并入基于服务器的游戏平台、游戏控制台，包括游戏与媒体控制台、移动游戏控制台、手持式游戏控制台、或在线游戏控制台。在一些实施例中，系统100是移动电话、智能电话、平板计算设备或移动互联网设备。处理系统100还可包括可穿戴设备(诸如智能手表可穿戴设备、智能眼镜设备、增强现实设备、或虚拟现实设备)、与所述可穿戴设备耦合、或者集成在所述可穿戴设备中。在一些实施例中，处理系统100是电视或机顶盒设备，所述电视或机顶盒设备具有一个或多个处理器102以及由一个或多个图形处理器108生成的图形界面。
在一些实施例中，一个或多个处理器102每个包括用于处理指令的一个或多个处理器核107，所述指令在被执行时执行系统和用户软件的操作。在一些实施例中，一个或多个处理器核107中的每个处理器核被配置成用于处理特定的指令集109。在一些实施例中，指令集109可以促进复杂指令集计算(cisc)、精简指令集计算(risc)、或经由超长指令字(vliw)的计算。多个处理器核107可以各自处理不同的指令集109，所述指令集可以包括用于促进对其他指令集进行仿真的指令。处理器核107还可以包括其他处理设备，如数字信号处理器(dsp)。
在一些实施例中，处理器102包括高速缓存存储器104。取决于架构，处理器102可以具有单个内部高速缓存或内部高速缓存的多个级。在一些实施例中，在处理器102的各部件当中共享高速缓存存储器。在一些实施例中，处理器102还使用外部高速缓存(例如，3级(l3)高速缓存或末级高速缓存(llc))(未示出)，可以使用已知的高速缓存一致性技术来在处理器核107当中共享外部高速缓存。另外地，寄存器堆106包括在处理器102中，所述处理器可以包括用于存储不同类型的数据的不同类型的寄存器(例如，整数寄存器、浮点寄存器、状态寄存器、和指令指针寄存器)。一些寄存器可以是通用寄存器，而其他寄存器可以特定于处理器102的设计。
在一些实施例中，一个或多个处理器102与一个或多个接口总线110耦合，所述接口总线用于在处理器102与系统100中的其他部件之间传输通信信号，如地址、数据、或控制信号。在一个实施例中，接口总线110可以是处理器总线，如直接媒体接口(dmi)总线的版本。然而，处理器总线不限于dmi总线并且可以包括一个或多个外围部件互连总线(例如，pci、pciexpress)、存储器总线或其他类型的接口总线。在一个实施例中，(多个)处理器102包括集成存储器控制器116和平台控制器中枢130。存储器控制器116促进存储器设备与系统100的其他部件之间的通信，而平台控制器中枢(pch)130经由本地i/o总线提供到i/o设备的连接。
存储器设备120可以是动态随机存取存储器(dram)设备、静态随机存取存储器(sram)设备、闪存设备、相变存储器设备、或具有用作处理存储器的合适性能的某种其他存储器设备。在一个实施例中，存储器设备120可以作为系统100的系统存储器来操作，用于存储数据122和指令121以供在所述一个或多个处理器102执行应用程序或进程时使用。存储器控制器116还与可选的外部图形处理器112耦合，所述外部图形处理器可以与处理器102中的所述一个或多个图形处理器108进行通信从而执行图形操作和媒体操作。在一些实施例中，显示设备111可以连接至(多个)处理器102。显示设备111可以是以下各项中的一项或多项：内部显示设备，如在移动电子设备或膝上型设备中；或经由显示接口(例如，显示端口等)附接的外部显示设备。在一个实施例中，显示设备111可以是头戴式显示器(hmd)，如用于虚拟现实(vr)应用或增强现实(ar)应用中使用的立体显示设备。
在一些实施例中，平台控制器中枢130使得外围设备能够经由高速i/o总线连接至存储器设备120和处理器102。i/o外围设备包括但不限于：音频控制器146、网络控制器134、固件接口128、无线收发器126、触摸传感器125、数据存储设备124(例如，硬盘驱动器、闪存等)。数据存储设备124可以经由存储接口(例如，sata)或经由如外围部件互连总线(例如，pci、pciexpress)等外围总线来进行连接。触摸传感器125可以包括触摸屏传感器、压力传感器、或指纹传感器。无线收发器126可以是wi-fi收发器、蓝牙收发器、或移动网络收发器，如3g、4g或长期演进(lte)收发器。固件接口128使得能够与系统固件进行通信，并且可以例如是统一可扩展固件接口(uefi)。网络控制器134可以使能到有线网络的网络连接。在一些实施例中，高性能网络控制器(未示出)与接口总线110耦合。在一个实施例中，音频控制器146是多声道高清音频控制器。在一个实施例中，系统100包括用于将传统(例如，个人系统2(ps/2))设备耦合至系统的可选的传统i/o控制器140。平台控制器中枢130还可以连接至一个或多个通用串行总线(usb)控制器142连接输入设备，如键盘和鼠标143组合、相机144、或其他usb输入设备。
将认识到的是，所示出的系统100是示例性的而非限制性的，因为还可以使用以不同方式配置的其他类型的数据处理系统。例如，存储器控制器116和平台控制器中枢130的实例可以集成到分立式外部图形处理器，如外部图形处理器112。在一个实施例中，平台控制器中枢130和/或存储器控制器160可以在所述一个或多个处理器102外部。例如，系统100可以包括外部存储器控制器116和平台控制器中枢130，所述外部存储器控制器和外围控制器可以被配置为在与(多个)处理器102通信的系统芯片组内的存储器控制器中枢和外围控制器中枢。
图2是处理器200的实施例的框图，所述处理器具有一个或多个处理器核202a至202n、集成存储器控制器214、以及集成图形处理器208。图2的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。处理器200可包括多达且包括由虚线框表示的附加核202n的附加核。处理器核202a至202n各自包括一个或多个内部高速缓存单元204a至204n。在一些实施例中，每个处理器核还可以访问一个或多个共享的高速缓存单元206。
内部高速缓存单元204a至204n和共享高速缓存单元206表示处理器200内部的高速缓存存储器层级结构。高速缓存存储器层级结构可以包括每个处理器核内的至少一级指令和数据高速缓存以及一级或多级共享中级高速缓存，诸如2级(l2)、3级(l3)、4级(l4)、或其他级的高速缓存，其中，最高级的高速缓存在外部存储器之前被分类为llc。在一些实施例中，高速缓存一致性逻辑维持各高速缓存单元206与204a至204n之间的一致性。
在一些实施例中，处理器200还可以包括一组一个或多个总线控制器单元216和系统代理核210。一个或多个总线控制器单元216管理一组外围总线，诸如一个或多个pci或pci快速总线。系统代理核210提供对各处理器部件的管理功能。在一些实施例中，系统代理核210包括一个或多个集成存储器控制器214用于管理对各外部存储器设备(未示出)的访问。
在一些实施例中，处理器核202a至202n中的一个或多个包括对同步多线程的支持。在这种实施例中，系统代理核210包括用于在多线程处理过程中协调和操作核202a至202n的部件。另外，系统代理核210还可以包括功率控制单元(pcu)，所述功率控制单元包括用于调节处理器核202a至202n的功率状态的逻辑和部件以及图形处理器208。
在一些实施例中，另外，处理器200还包括用于执行图形处理操作的图形处理器208。在一些实施例中，图形处理器208耦合至共享高速缓存单元206集以及系统代理核210，所述系统代理核包括一个或多个集成存储器控制器214。在一些实施例中，系统代理核210还包括显示控制器211以便将图形处理器输出驱动到一个或多个耦合的显示器。在一些实施例中，显示控制器211还可以是经由至少一个互连与图形处理器耦合的单独模块，或者可以集成在图形处理器208内。
在一些实施例中，基于环的互连单元212用于耦合处理器200的内部部件。然而，可以使用替代性互连单元，比如点到点互连、切换式互连、或其他技术，包括本领域众所周知的技术。在一些实施例中，图形处理器208经由i/o链路213与环形互连212耦合。
示例性i/o链路213表示多个i/o互连中的多个品种中的至少一种，包括促进各处理器部件与高性能嵌入式存储器模块218(比如edram模块)之间的通信的封装体i/o互连。在一些实施例中，处理器核202a至202n中的每个处理器核以及图形处理器208将嵌入式存储器模块218用作共享末级高速缓存。
在一些实施例中，处理器核202a至202n是执行相同指令集架构的同构核。在另一实施例中，处理器核202a至202n在指令集架构(isa)方面是异构的，其中，处理器核202a至202n中的一者或多者执行第一指令集，而其他核中的至少一者执行所述第一指令集的子集或不同的指令集。在一个实施例中，处理器核202a至202n就微架构而言是同质的，其中，具有相对较高功耗的一个或多个核与具有较低功耗的一个或多个功率核耦合。另外，处理器200可以实现在一个或多个芯片上或者被实现为具有除其他部件之外的所展示的部件的soc集成电路。
图3是图形处理器300的框图，所述图形处理器可以是分立式图形处理单元、或者可以是与多个处理核集成的图形处理器。在一些实施例中，图形处理器经由到图形处理器上的寄存器的映射i/o接口并且利用被放置在处理器存储器中的命令与存储器进行通信。在一些实施例中，图形处理器300包括用于访问存储器的存储器接口314。存储器接口314可以是到本地存储器、一个或多个内部高速缓存、一个或多个共享外部高速缓存、和/或到系统存储器的接口。
在一些实施例中，图形处理器300还包括显示控制器302，所述显示控制器用于将显示输出数据驱动到显示设备320。显示控制器302包括用于显示器的一个或多个重叠平面的硬件以及多层视频或用户接口元件的组成。显示设备320可以是内部或外部显示设备。在一个实施例中，显示设备320是头戴式显示设备，如虚拟现实(vr)显示设备或增强现实(ar)显示设备。在一些实施例中，图形处理器300包括用于编码、解码、或者向、从或在一个或多个媒体编码格式之间进行媒体代码转换的视频编解码器引擎306，包括但不限于：运动图像专家组(mpeg)格式(比如mpeg-2)、高级视频译码(avc)格式(比如h.264/mpeg-4avc)、以及电影&电视工程师协会(smpte)421m/vc-1、和联合图像专家组(jpeg)格式(比如jpeg、以及运动jpeg(mjpeg)格式)。
在一些实施例中，图形处理器300包括用于执行二维(2d)光栅化器操作包括例如位边界块传递的块图像传递(blit)引擎304。然而，在一个实施例中，使用图形处理引擎(gpe)310的一个或多个部件执行2d图形操作。在一些实施例中，gpe310是用于执行图形操作的计算引擎，所述图形操作包括三维(3d)图形操作和媒体操作。
在一些实施例中，gpe310包括用于执行3d操作的3d流水线312，比如使用作用于3d图元形状(例如，矩形、三角形等)的处理功能来渲染三维图像和场景。3d流水线312包括可编程且固定的功能元件，所述可编程且固定的功能元件在到3d/媒体子系统315的元件和/或生成的执行线程内执行各种任务。虽然3d流水线312可以用于执行媒体操作，但是gpe310的实施例还包括媒体流水线316，所述媒体流水线具体地用于执行媒体操作，诸如视频后处理和图像增强。
在一些实施例中，媒体流水线316包括固定功能或可编程逻辑单元以便代替、或代表视频编解码器引擎306来执行一种或多种专门的媒体操作，比如视频解码加速、视频解交织、以及视频编码加速。在一些实施例中，另外，媒体流水线316还包括线程生成单元以便生成用于在3d/媒体子系统315上执行的线程。所生成的线程对3d/媒体子系统315中所包括的一个或多个图形执行单元执行对媒体操作的计算。
在一些实施例中，3d/媒体子系统315包括用于执行3d流水线312和媒体流水线316生成的线程的逻辑。在一个实施例中，流水线向3d/媒体子系统315发送线程执行请求，所述3d/媒体子系统包括用于仲裁并将各请求分派到可用的线程执行资源的线程分派逻辑。执行资源包括用于处理3d和媒体线程的图形执行单元阵列。在一些实施例中，3d/媒体子系统315包括用于线程指令和数据的一个或多个内部高速缓存。在一些实施例中，所述子系统还包括共享存储器(包括寄存器和可寻址存储器)以便在线程之间共享数据并用于存储输出数据。
图形处理引擎
图4是根据一些实施例的图形处理器的图形处理引擎410的框图。在一个实施例中，图形处理引擎(gpe)410是图3所示的gpe310的一个版本。图4的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。例如，展示了图3的3d流水线312和媒体流水线316。媒体流水线316在gpe410的一些实施例中是可选的，并且可以不显式地地包括在gpe410内。例如以及在至少一个实施例中，单独的媒体和/或图像处理器被耦合至gpe410。
在一些实施例中，gpe410与命令流转化器403耦合或包括所述命令流转化器，所述命令流转化器向3d流水线312和/或媒体流水线316提供命令流。在一些实施例中，命令流转化器403与存储器耦合，所述存储器可以是系统存储器、或者是内部高速缓存存储器和共享高速缓存存储器中的一个或多个。在一些实施例中，命令流转化器403从存储器接收命令并将这些命令发送至3d流水线312和/或媒体流水线316。所述命令是从存储用于3d流水线312和媒体流水线316的环形缓冲器获取的指示。在一个实施例中，环形缓冲器可以另外包括存储多批多命令的批命令缓冲器。用于3d流水线312的命令还可以包括对在存储器中存储的数据的引用，诸如但不限于用于3d流水线312的顶点数据和几何数据和/或用于媒体流水线316的图像数据和存储器对象。3d流水线312和媒体流水线316通过经由各自流水线内的逻辑执行操作或者通过将一个或多个执行线程分派至执行图形核阵列414来处理所述命令和数据。在一个实施例中，图形核阵列414包括一个或多个图形核块(例如，(多个)图形核415a、(多个)图形核415b)，每个块包括一个或多个图形核。每个图形核包括一组图形执行资源，所述一组图形执行资源包括：用于执行图形操作和计算操作的通用执行逻辑和图形专用执行逻辑；以及固定功能纹理处理逻辑和/或机器学习和人工智能加速逻辑。
在各个实施例中，3d流水线312包括：固定功能逻辑和可编程逻辑，用于通过处理指令并将执行线程分派给图形核阵列414来处理一个或多个着色器程序，诸如顶点着色器、几何着色器、像素着色器、片段着色器、计算着色器或其他着色器程序。图形核阵列414提供了供在处理这些着色器程序时使用的统一的执行资源块。图形核阵列414的(多个)图形核415a至414b内的多用途执行逻辑(例如，执行单元)包括对各种3dapi着色器语言的支持，并且可以执行与多个着色器相关联的多个同步执行线程。
在一些实施例中，图形核阵列414还包括用于执行诸如视频和/或图像处理的媒体功能的执行逻辑。在一个实施例中，除了图形处理操作之外，执行单元还包括可编程以执行并行通用计算操作的通用逻辑。通用逻辑可以与图1的(多个)处理器核107或图2中的核202a至202n内的通用逻辑并行地或结合地执行处理操作。
由在图形核阵列414上执行的线程生成的输出数据可以将数据输出到统一返回缓冲器(urb)418中的存储器。urb418可以存储多个线程的数据。在一些实施例中，urb418可以用于在图形核阵列414上执行的不同线程之间发送数据。在一些实施例中，urb418可以另外用于图形核阵列上的线程与共享功能逻辑420内的固定功能逻辑之间的同步。
在一些实施例中，图形核阵列414是可缩放的，使得所述阵列包括可变数量的图形核，这些图形核各自具有基于gpe410的目标功率和性能等级的可变数量的执行单元。在一个实施例中，执行资源是动态可缩放的，从而可以根据需要启用或禁用执行资源。
图形核阵列414与共享功能逻辑420耦合，所述共享功能逻辑包括在图形核阵列中的图形核之间共享的多个资源。共享功能逻辑420内的共享功能是向图形核阵列414提供专用补充功能的硬件逻辑单元。在各种实施例中，共享功能逻辑420包括但不限于采样器421、数学422和线程间通信(itc)423逻辑。另外，一些实施例实现共享功能逻辑420内的一个或多个高速缓存425。
在给定的专用功能的需求不足以包含在图形核阵列414中的情况下实施共享功能。相反，所述专用功能的单个实例被实施为共享功能逻辑420中的独立实体并且在图形核阵列414内的执行资源之间共享。在图形核阵列414之间共享并包括在图形核阵列414内的精确的一组功能在各实施例之间变化。在一些实施例中，共享功能逻辑420内由图形核阵列414广泛使用的特定共享功能可以包括在图形核阵列414内的共享功能逻辑416内。在各个实施例中，图形核阵列414内的共享功能逻辑416可以包括共享功能逻辑420内的一些或所有逻辑。在一个实施例中，共享功能逻辑420内的所有逻辑元件可以在图形核阵列414的共享功能逻辑416内重复。在一个实施例中，共享功能逻辑420被执行以便支持图形核阵列414内的共享功能逻辑416。
图5是根据本文所描述的一些实施例的图形处理器核500的硬件逻辑的框图。图5的具有与本文任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。在一些实施例中，所展示的图形处理器核500包括在图4的图形核阵列414内。图形处理器核500——有时称为核切片——可以是模块化图形处理器内的一个或多个图形核。图形处理器核500的示例是一个图形核切片，并且，基于目标功率包络线和性能包络线，如本文所描述的图形处理器可以包括多个图形核切片。每个图形核500可以包括固定功能块530，所述固定功能块与包括模块化通用逻辑块和固定功能逻辑块的多个子核501a至501f(也被称为子切片)相耦合。
在一些实施例中，固定功能块530包括几何/固定功能流水线536，所述几何/固定功能流水线例如在低性能和/或低功率图形处理器实施方式中可以由图形处理器500中的所有子核共享。在各个实施例中，几何/固定功能流水线536包括3d固定功能流水线(例如，如在图3和图4中的3d流水线312)、视频前端单元、线程派生器和线程分派器、以及管理如图4的统一返回缓冲器418等统一返回缓冲器的统一返回缓冲器管理器。
在一个实施例中，固定功能块530还包括图形soc接口537、图形微控制器538和媒体流水线539。图形soc接口537提供了图形核500与芯片上系统集成电路内的其他处理器核之间的接口。图形微控制器538是可配置成管理图形处理器500的包括线程分派、调度和先占(pre-emption)在内的各种功能的可编程子处理器。媒体流水线539(例如，图3和图4的媒体流水线316)包括用于促进对包括图像数据和视频数据在内的多媒体数据进行解码、编码、预处理和/或后处理的逻辑。媒体流水线539经由对子核501至501f内的计算或采样逻辑的请求来实施媒体操作。
在一个实施例中，soc接口537使得图形核500能够与通用应用处理器核(例如，cpu)和/或soc内的其他部件进行通信，这些其他部件包括如共享末级高速缓存存储器等存储器层级架构元件、系统ram、和/或嵌入式片上或封装体上dram。soc接口537还可以使能与soc内如相机成像流水线等固定功能设备进行通信，并且使能使用和/或实施可以在图形核500与soc内的cpu之间共享的全局存储器原子。soc接口537还可以实施针对图形核500的功率管理控制，并且使能图形核500的时钟域与soc内的其他时钟域之间的接口。在一个实施例中，soc接口537使得能够从被配置成向图形处理器内的一个或多个图形核中的每一个提供命令和指令的命令流转化器和全局线程分派器处接收命令缓冲器。当媒体操作将要执行时，这些命令和指令可以被分派给媒体流水线539，或者当图形处理操作将要执行时，这些命令和指令可以被分派给几何和固定功能流水线(例如，几何和固定功能流水线536、几何和固定功能流水线514)。
图形微控制器538可以被配置成执行针对图形核500的各种调度任务和管理任务。在一个实施例中，图形微控制器538可以对子核501a至501f内的执行单元(eu)阵列502a至502f、504a至504f内的各个图形并行引擎执行图形和/或计算工作负荷调度。在这种调度模型中，在包括图形核500的soc的cpu核上执行的主机软件可以经由多个图形处理器门铃(doorbell)之一来提交工作负荷，这调用了对适当图形引擎的调度操作。调度操作包括：确定接下来要运行哪个工作负荷、向命令流转化器提交工作负荷、对在引擎上运行的现有工作负荷进行先占、监测工作负荷的进程、以及通知主机软件何时完成工作负荷。在一个实施例中，图形微控制器538还可以促进图形核500的低功率或空闲状态，从而为图形核500提供独立于操作系统和/或系统上的图形驱动器软件跨低功率状态转换来对图形核500内的寄存器进行保存和恢复的能力。
图形核500可以具有多于或少于所展示的子核501a至501f，多达n个模块化子核。对于每组n个子核，图形核500还可以包括共享功能逻辑510、共享存储器和/或高速缓存存储器512、几何/固定功能流水线514、以及用于加速各种图形和计算处理操作的附加固定功能逻辑516。共享功能逻辑510可以包括与可由图形核500内的每n个子核共享的图4共享功能逻辑420相关联的逻辑单元(例如，采样器逻辑、数学逻辑、和/或线程间通信逻辑)。共享存储器和/或高速缓存存储器512可以是用于图形核500内的所述一组n个子核501a至501f的末级高速缓存，并且还可以充当可由多个子核访问的共享存储器。几何/固定功能流水线514可以代替几何/固定功能流水线536被包括在固定功能块530内，并且可以包括相同的或类似的逻辑单元。
在一个实施例中，图形核500包括附加固定功能逻辑516，所述附加固定功能逻辑可以包括供由图形核500使用的各种固定功能加速逻辑。在一个实施例中，附加固定功能逻辑516包括供在仅位置着色中使用的附加几何流水线。在仅位置着色中，存在两个几何流水线：几何/固定功能流水线516、536内的完全几何流水线；以及拣选流水线，所述拣选流水线是可以包括在附加固定功能逻辑516内的附加几何流水线。在一个实施例中，拣选流水线是完全几何流水线的精简版本。完全流水线和拣选流水线可以执行同一应用的不同实例，每个实例具有单独的上下文。仅位置着色可以隐藏被丢弃三角形的较长拣选运行，从而在一些实例中使得能够更早完成着色。例如并且在一个实施例中，附件固定功能逻辑516内的拣选流水线逻辑可以与主应用并行地执行位置着色器，并且通常比完全流水线更快地生成关键结果，因为完全流水线仅对顶点的位置属性进行取出和着色，而不向帧缓冲器执行对像素的光栅化和渲染。拣选流水线可以使用所生成的关键结果来计算所有三角形的可见性信息，而无需考虑那些三角形是否被拣选。完全流水线(其在本实例中可以被称为重放(replay)流水线)可以消耗可见性信息以便跳过被拣选的三角形从而仅对最终被传递到光栅化阶段的可见三角形进行着色。
在一个实施例中，附加固定功能逻辑516还可以包括用于包括针对机器学习训练或推理在内的实施方式的机器学习加速逻辑，如固定功能矩阵乘法逻辑。
在每个图形子核501a至501f内包括可以用来响应于图形流水线、媒体流水线、或着色器程序的请求而执行图形操作、媒体操作和计算操作的一组执行资源。图形子核501a至501f包括：多个eu阵列502a至502f、504a至504f；线程分派和线程间通信(td/ic)逻辑503a至503f；3d(例如，纹理)采样器505a至505f；媒体采样器506a至506f；着色器处理器507a至507f；以及共享本地存储器(slm)508a至508f。eu阵列502a至502f、504a至504f各自包括多个执行单元，所述多个执行单元为能够执行浮点逻辑运算和整数/定点逻辑运算以便为图形操作、媒体操作或计算操作服务的通用图形处理单元，包括图形程序、媒体程序或计算着色器程序。td/ic逻辑503a至503f执行针对子核内的执行单元的本地线程分派和线程控制操作，并且促进在所述子核的执行单元上执行的线程之间的通信。3d采样器505a至505f可以将纹理或其他3d图形相关的数据读取到存储器中。3d采样器可以基于所配置的样本状态以及与给定纹理相关联的纹理格式来以不同方式读取纹理数据。媒体采样器506a至506f可以基于与媒体数据相关联的类型和格式来执行类似的读取操作。在一个实施例中，每个图形子核501a至501f可以交替地包括统一3d和媒体采样器。在子核501a至501f中的每一个内的执行单元上执行的线程可以利用每个子核内的共享本地存储器508a至508f，以便使得在线程组内执行的线程能够使用公共片上存储器池来执行。
执行单元
图6a至图6b展示了根据本文所描述的实施例的包括在图形处理器核中所采用的处理元件阵列的线程执行逻辑600。图6a至图6b的具有与本文任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。图6a展示了线程执行逻辑600的概览，所述线程执行逻辑可以包括被展示为具有图5的每个子核501a至501f的硬件逻辑的变体。图6b展示了执行单元的示例性内部细节。
如图6a中所示，在一些实施例中，线程执行逻辑600包括着色器处理器602、线程分派器604、指令高速缓存606、包括多个执行单元608a至608n的可缩放执行单元阵列、采样器610、数据高速缓存612、以及数据端口614。在一个实施例中，可缩放执行单元阵列可以通过基于工作负荷的计算需求来启用或禁用一个或多个执行单元(例如，执行单元608a，608b，608c，608d，一直到608n-1和608n中的任一个)来动态地缩放。在一个实施例中，所包括的部件经由互连结构而互连，所述互连结构链接到部件中的每个部件。在一些实施例中，线程执行逻辑600包括通过指令高速缓存606、数据端口614、采样器610、以及执行单元阵列608a至608n中的一者或多者到存储器(如系统存储器或高速缓存存储器)的一个或多个连接件。在一些实施例中，每个执行单元(例如，608a)是能够执行多个同步硬件线程同时针对每个线程并行地处理多个数据元素的独立可编程通用计算单元。在各种实施例中，执行单元608a至608n的阵列是可缩放的以包括任意数量的单独执行单元。
在一些实施例中，执行单元608a至608n主要用于执行着色器程序。着色器处理器602可以处理各种着色器程序并且经由线程分派器604分派与着色器程序相关联的执行线程。在一个实施例中，线程分派器包括用于对来自图形和媒体流水线的线程发起请求进行仲裁并且在一个或多个执行单元608a至608n上实例化所请求的线程的逻辑。例如，几何流水线可以将顶点处理、曲面细分或几何处理线程分派至线程执行逻辑进行处理。在一些实施例中，线程分派器604还可处理来自执行着色器程序的运行时间线程生成请求。
在一些实施例中，执行单元608a至608n支持指令集(所述指令集包括对许多标准3d图形着色器指令的原生支持)，从而使得以最小的转换执行来自图形库(例如，direct3d和opengl)的着色器程序。这些执行单元支持顶点和几何处理(例如，顶点程序、几何程序、顶点着色器)、像素处理(例如，像素着色器、片段着色器)以及通用处理(例如，计算和媒体着色器)。执行单元608a至608n中的每一个都能够执行多发布单指令多数据(simd)，并且多线程操作能够在面对较高等待时间的存储器访问时实现高效的执行环境。每个执行单元内的每个硬件线程都具有专用的高带宽寄存器堆和相关的独立线程状态。对于具有整数、单精度浮点运算和双精度浮点运算、simd分支功能、逻辑运算、超越运算和其他混杂运算的流水线，执行是每个时钟的多发布。在等待来自存储器或共享功能之一的数据时，执行单元608a至608n内的依赖性逻辑使等待线程休眠，直到所请求的数据已返回。当等待线程正在休眠时，硬件资源可能会专门用于处理其他线程。例如，在与顶点着色器操作相关联的延迟期间，执行单元可以执行像素着色器、片段着色器或包括不同顶点着色器的另一种类型的着色器程序的操作。
执行单元608a至608n中的每个执行单元在数据元素阵列上进行操作。数据元素的数量是“执行大小”、或指令的信道数。执行通道是执行数据元素访问、掩蔽、和指令内的流控制的逻辑单元。通道的数量可以与针对特定图形处理器的物理算术逻辑单元(alu)或浮点单元(fpu)的数量无关。在一些实施例中，执行单元608a至608n支持整数和浮点数据类型。
执行单元指令集包括simd指令。各种数据元素可作为压缩数据类型存储在寄存器中，并且执行单元将基于元素的数据大小来处理各种元素。例如，当在256位宽的向量上进行操作时，所述256位的向量存储在寄存器中，并且所述执行单元作为四个单独64位压缩数据元素(四倍字长(qw)大小的数据元素)、八个单独32位压缩数据元素(双倍字长(dw)大小的数据元素)、十六个单独16位压缩数据元素(字长(w)大小的数据元素)、或三十二个单独8位数据元素(字节(b)大小的数据元素)在所述向量上进行操作。然而，不同的向量宽度和寄存器大小是可能的。
在一个实施例中，可以将一个或多个执行单元组合到融合执行单元609a至609n中，所述融合执行单元具有对于融合eu而言共同的线程控制逻辑(607a至607n)。可以将多个eu融合到一个eu组中。所述融合eu组中的每个eu可以被配置成执行单独的simd硬件线程。融合eu组中的eu数量可以根据实施例而变化。另外，可以每个eu地执行不同的simd宽度，包括但不限于simd8、simd16和simd32。每个融合图形执行单元609a至609n包括至少两个执行单元。例如，融合执行单元609a包括第一eu608a、第二eu608b、以及对于第一eu608a和第二eu608b而言共同的线程控制逻辑607a。线程控制逻辑607a控制在融合图形执行单元609a上执行的线程，从而允许融合执行单元609a至609n内的每个eu使用共同指令指针寄存器来执行。
一个或多个内部指令高速缓存(例如，606)包括在所述线程执行逻辑600中以便高速缓存所述执行单元的线程指令。在一些实施例中，一个或多个数据高速缓存(例如，612)被包括用于高速缓存在线程执行过程中的线程数据。在一些实施例中，采样器610被包括用于为3d操作提供纹理采样并且为媒体操作提供媒体采样。在一些实施例中，采样器610包括专门的纹理或媒体采样功能，以便在向执行单元提供采样数据之前在采样过程中处理纹理或媒体数据。
在执行过程中，图形和媒体流水线经由线程生成和分派逻辑向线程执行逻辑600发送线程发起请求。一旦一组几何对象已经被处理并被光栅化成像素数据，则着色器处理器602内的像素处理器逻辑(例如，像素着色器逻辑、片段着色器逻辑等)被调用以便进一步计算输出信息并且使得结果被写入到输出表面(例如，色彩缓冲器、深度缓冲器、模板印刷(stencil)缓冲器等)。在一些实施例中，像素着色器或片段着色器计算各顶点属性的值，所述各顶点属性跨光栅化对象被内插。在一些实施例中，着色器处理器602内的像素处理器逻辑然后执行应用编程接口(api)供应的像素或片段着色器程序。为了执行着色器程序，着色器处理器602经由线程分派器604将线程分派至执行单元(例如，608a)。在一些实施例中，着色器处理器602使用采样器610中的纹理采样逻辑来访问存储器中所存储的纹理图中的纹理数据。对纹理数据和输入几何数据的算术运算计算每个几何片段的像素颜色数据，或丢弃一个或多个像素而不进行进一步处理。
在一些实施例中，数据端口614提供存储器访问机制，供线程执行逻辑600将经处理的数据输出至存储器以便在图形处理器输出流水线上进行进一步处理。在一些实施例中，数据端口614包括或耦合至一个或多个高速缓存存储器(例如，数据高速缓存612)从而经由数据端口来高速缓存数据以供存储器访问。
如图6b中所展示的，图形执行单元608可以包括指令取出单元637、通用寄存器堆阵列(grf)624、架构寄存器堆阵列(arf)626、线程仲裁器622、发送单元630、分支单元632、一组simd浮点单元(fpu)634、以及在一个实施例中的一组专用整数simdalu635。grf624和arf626包括与在图形执行单元608中可能活跃的每个同步的硬件线程相关联的所述一组通用寄存器堆和架构寄存器堆。在一个实施例中，在arf626中维持每线程架构状态，而在线程执行期间所使用的数据被存储在grf624中。每个线程的执行状态，包括每个线程的指令指针，可以保持在arf626中的线程专用寄存器中。
在一个实施例中，图形执行单元608具有作为同步多线程化(smt)与细粒度交织多线程化(imt)的组合的架构。所述架构具有模块化配置，所述模块化配置可以基于每执行单元的目标同步线程数量和目标寄存器数量而在设计时得到微调，在所述模块化配置中，跨用于执行多个同步线程的逻辑来划分执行单元资源。
在一个实施例中，图形执行单元608可以共同发布多条指令，这些指令可以各自是不同的指令。图形执行单元线程608的线程仲裁器622可以将指令分派给以下各项中的一项以供执行：发送单元630、分支单元642或(多个)simdfpu634。每个执行线程可以访问grf624内的128个通用寄存器，其中，每个寄存器可以存储可作为具有32位数据元素的simd8元素向量访问的32个字节。在一个实施例中，每个执行单元线程访问grf624内的4个千字节，但是实施例并不限于此，并且在其他实施例中可以提供更多或更少的寄存器资源。在一个实施例中，多达七个线程可以同步执行，但是每执行单元的线程数量还可以根据实施例而变化。在七个线程可以访问4个千字节的实施例中，grf624可以存储总共28千字节。灵活寻址模式可以准许对多个寄存器进行一起寻址，从而高效地建立更宽的寄存器或者表示跨步矩形块数据结构。
在一个实施例中，经由通过消息传递发送单元630所执行的“发送”指令来分派存储器操作、采样器操作以及其他较长时延系统通信。在一个实施例中，分支指令被分派给专用分支单元632以便促进simd发散和最终收敛。
在一个实施例中，图形执行单元608包括用于执行浮点运算的一个或多个simd浮点单元(fpu)634。在一个实施例中，(多个)fpu634还支持整数计算。在一个实施例中，(多个)fpu634可以simd执行多达数量m个32位浮点(或整数)运算，或者simd执行多达2m个16位整数或16位浮点运算。在一个实施例中，(多个)fpu中的至少一个提供支持高吞吐量超越数学功能和双精度64位浮点的扩展数学能力。在一些实施例中，一组8位整数simdalu635还表示并且还可以具体地优化成执行与机器学习计算相关联的运算。
在一个实施例中，可以在图形子核分组(例如，子切片)时对图形执行单元608的多个实例的阵列进行实例化。为了可伸缩性，产品架构可以选择每子核分组的确切执行单元数量。在一个实施例中，执行单元608可以跨多个执行通道来执行指令。在进一步的实施例中，在图形执行单元608上所执行的每个线程是在不同通道上执行的。
图7是展示了根据一些实施例的图形处理器指令格式700的框图。在一个或多个实施例中，图形处理器执行单元支持具有多种格式的指令的指令集。实线框展示了通常包括在执行单元指令中的部件，而虚线包括可选的部件或仅包括在指令子集中的部件。在一些实施例中，所描述和展示的指令格式700是宏指令，因为它们是供应至执行单元的指令，这与从指令解码产生的微操作相反(一旦所述指令被处理)。
在一些实施例中，图形处理器执行单元原生地支持采用128位指令格式710的指令。64位紧凑指令格式730可用于基于所选指令、多个指令选项和操作数数量的一些指令。原生128位指令格式710提供对所有指令选项的访问，而一些选项和操作限制在64位格式730中。64位格式730中可用的原生指令根据实施例而不同。在一些实施例中，使用索引字段713中的一组索引值将指令部分地压缩。执行单元硬件基于索引值来参考一组压缩表，并使用压缩表输出来重构采用128位指令格式710的原生指令。
针对每种格式，指令操作码712限定执行单元要执行的操作。执行单元跨每个操作数的多个数据元素来并行地执行每条指令。例如，响应于添加指令，执行单元跨每个颜色通道执行同步添加操作，所述颜色通道表示纹理元素或图片元素。默认地，执行单元跨操作数的所有数据通道执行每条指令。在一些实施例中，指令控制字段714使能控制某些执行选项，诸如通道选择(例如，预测)以及数据通道排序(例如，混合)。针对采用128位指令格式710的指令，执行大小字段716限制了将并行执行的数据通道的数量。在一些实施例中，执行大小字段716不可用于64位紧凑指令格式730。
一些执行单元指令具有多达三个操作数，包括两个源操作数(src0720、src1722)和一个目的地718。在一些实施例中，执行单元支持双目的地指令，其中这些目的地之一是隐式的。数据操作指令可以具有第三源操作数(例如，src2724)，其中，指令操作码712确定源操作数的数量。指令的最后的源操作数可以是利用所述指令传递的即时(例如，硬编码)值。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式信息例如指定了是使用直接寄存器寻址模式还是间接寄存器寻址模式。当使用直接寄存器寻址模式时，直接由指令中的位来提供一个或多个操作数的寄存器地址。
在一些实施例中，128位指令格式710包括访问/地址模式字段726，所述访问/地址模式字段指定指令的地址模式和/或访问模式。在一个实施例中，访问模式用于限定针对指令的数据访问对齐。一些实施例支持访问模式，包括16字节对齐访问模式和1字节对齐访问模式，其中，访问模式的字节对齐确定了指令操作数的访问对齐。例如，当在第一模式中时，指令可以使用字节对齐寻址以用于源操作数和目的地操作数，并且当在第二模式中时，指令可以使用16字节对齐寻址以用于所有的源操作数和目的地操作数。
在一个实施例中，访问/地址模式字段726的地址模式部分确定指令是使用直接寻址还是间接寻址。当使用直接寄存器寻址模式时，指令中的位直接提供一个或多个操作数的寄存器地址。当使用间接寄存器寻址模式时，可以基于指令中的地址寄存器值和地址立即数字段来计算一个或多个操作数的寄存器地址。
在一些实施例中，基于操作码712位字段对指令进行分组从而简化操作码解码740。针对8位的操作码，第4、5、和6位允许执行单元确定操作码的类型。所示出的精确操作码分组仅是示例性的。在一些实施例中，移动和逻辑操作码组742包括数据移动和逻辑指令(例如，移动(mov)、比较(cmp))。在一些实施例中，移动和逻辑组742共享五个最高有效位(msb)，其中移动(mov)指令采用0000xxxxb的形式，而逻辑指令采用0001xxxxb的形式。流控制指令组744(例如，调用(call)、跳(jmp))包括采用0010xxxxb形式(例如，0x20)的指令。混杂指令组746包括指令的混合，包括采用0011xxxxb形式(例如，0x30)的同步指令(例如，等待(wait)、发送(send))。并行数学指令组748包括采用0100xxxxb形式(例如，0x40)的按分量的算术指令(例如，加(add)、乘(mul))。并行数学组748跨数据通道并行地执行算术运算。向量数学组750包括采用0101xxxxb形式(例如，0x50)的算术指令(例如，dp4)。向量数学组对向量操作数执行算术运算，诸如点积运算。
图形流水线
图8是图形处理器800的另一个实施例的框图。图8的具有与此处任何其他附图中的元件相同的参考号(或名称)的那些元件可采用与在本文中其他地方描述的方式相类似的任何方式进行操作或起作用，但不限于这些。
在一些实施例中，图形处理器800包括几何流水线820、媒体流水线830、显示引擎840、线程执行逻辑850、以及渲染输出流水线870。在一些实施例中，图形处理器800是包括一个或多个通用处理核的多核处理系统内的图形处理器。图形处理器受到至一个或多个控制寄存器(未示出)的寄存器写入的控制或者经由环形互连802经由发布至图形处理器800的命令被控制。在一些实施例中，环形互连802将图形处理器800耦合至其他处理部件，比如其他图形处理器或通用处理器。来自环形互连802的命令通过命令流转化器803被解译，所述命令流转化器将指令供应至几何流水线820或媒体流水线830的单独部件。
在一些实施例中，命令流转化器803引导顶点获取器805的操作，所述顶点获取器从存储器读取顶点数据并执行由命令流转化器803所提供的顶点处理命令。在一些实施例中，顶点获取器805将顶点数据提供给顶点着色器807，所述顶点着色器对每个顶点执行坐标空间变换和照明操作。在一些实施例中，顶点获取器805和顶点着色器807通过经由线程分派器831向执行单元852a至852b分派执行线程来执行顶点处理指令。
在一些实施例中，执行单元852a至852b是具有用于执行图形和媒体操作的指令集的向量处理器阵列。在一些实施例中，执行单元852a至852b具有附接的l1高速缓存851，所述高速缓存专用于每个阵列或在阵列之间共享。高速缓存可以被配置为数据高速缓存、指令高速缓存、或单个高速缓存，所述单个高速缓存被分区为包含不同分区中的数据和指令。
在一些实施例中，几何流水线820包括用于执行3d对象的硬件加速曲面细分的曲面细分部件。在一些实施例中，可编程的外壳着色器811配置曲面细分操作。可编程域着色器817提供对曲面细分输出的后端评估。曲面细分器813在外壳着色器811的方向上进行操作并且包含专用逻辑，所述专用逻辑用于基于粗糙几何模型来生成详细的几何对象集合，所述粗糙几何模型作为输入被提供至几何流水线820。在一些实施例中，如果未使用曲面细分，则可以对曲面细分部件(例如，外壳着色器811、曲面细分器813、域着色器817)进行旁路。
在一些实施例中，完整的几何对象可以由几何着色器819经由被分派至所述执行单元852a至852b的一个或多个线程来处理、或者可以直接行进至剪辑器829。在一些实施例中，几何着色器在整个几何对象(而非顶点或者如图形流水线的先前级中的顶点补片(patch))上进行操作。如果禁用曲面细分，则几何着色器819从顶点着色器807接收输入。在一些实施例中，几何着色器819可由几何着色器程序编程以便在曲面细分单元被禁用时执行几何曲面细分。
在光栅化之前，剪辑器829处理顶点数据。剪辑器829可以是固定功能的剪辑器或者具有剪辑和几何着色器功能的可编程剪辑器。在一些实施例中，渲染输出流水线870中的光栅化器和深度测试部件873分派像素着色器以将几何对象转换成每像素表示。在一些实施例中，像素着色器逻辑包括在线程执行逻辑850中。在一些实施例中，应用可对光栅化器和深度测试部件873进行旁路并且经由流出单元823访问未光栅化的顶点数据。
图形处理器800具有互连总线、互连结构、或某个其他的互连机制，所述互连机制允许数据和消息在所述图形处理器的主要部件之中传递。在一些实施例中，执行单元852a至852b和相关联的逻辑单元(例如，l1高速缓存851、采样器854、纹理高速缓存858等)经由数据端口856进行互连，以便执行存储器访问并且与处理器的渲染输出流水线部件进行通信。在一些实施例中，采样器854、高速缓存851、858以及执行单元852a至852b各自具有单独的存储器访问路径。在一个实施例中，纹理高速缓存858还可被配置成采样器高速缓存。
在一些实施例中，渲染输出流水线870包含光栅化器和深度测试部件873，所述光栅化器和深度测试部件将基于顶点的对象转换为相关联的基于像素的表示。在一些实施例中，光栅化器逻辑包括用于执行固定功能三角形和线光栅化的窗口器/掩蔽器单元。相关联的渲染高速缓存878和深度高速缓存879在一些实施例中也是可用的。像素操作部件877对数据进行基于像素的操作，然而在一些实例中，与2d操作(例如，利用混合的位块图像传递)相关联的像素操作由2d引擎841执行、或者在显示时间由显示控制器843使用重叠显示平面来代替。在一些实施例中，共享的l3高速缓存875可用于所有的图形部件，从而允许在无需使用主系统存储器的情况下共享数据。
在一些实施例中，图形处理器媒体流水线830包括媒体引擎837和视频前端834。在一些实施例中，视频前端834从命令流转化器803接收流水线命令。在一些实施例中，媒体流水线830包括单独的命令流转化器。在一些实施例中，视频前端834在将所述命令发送至媒体引擎837之前处理媒体命令。在一些实施例中，媒体引擎837包括用于生成线程以用于经由线程分派器831分派至线程执行逻辑850的线程生成功能。
在一些实施例中，图形处理器800包括显示引擎840。在一些实施例中，显示引擎840在处理器800外部并且经由环形互连802、或某个其他互连总线或机构与图形处理器耦合。在一些实施例中，显示引擎840包括2d引擎841和显示控制器843。在一些实施例中，显示引擎840包含能够独立于3d流水线而操作的专用逻辑。在一些实施例中，显示控制器843与显示设备(未示出)耦合，所述显示设备可以是系统集成显示设备(如在膝上型计算机中)、或者经由显示设备连接器附接的外部显示设备。
在一些实施例中，几何流水线820和媒体流水线830可被配置成用于基于多个图形和媒体编程接口执行操作并且并非专用于任何一种应用编程接口(api)。在一些实施例中，图形处理器的驱动器软件将专用于特定图形或媒体库的api调度转换成可由图形处理器处理的命令。在一些实施例中，为全部来自khronosgroup的开放图形库(opengl)、开放计算语言(opencl)和/或vulkan图形和计算api提供了支持。在一些实施例中，也可以为微软公司的direct3d库提供支持。在一些实施例中，可以支持这些库的组合。还可以为开源计算机视觉库(opencv)提供支持。如果可做出从未来api的流水线到图形处理器的流水线的映射，则具有兼容3d流水线的未来api也将受到支持。
图形流水线编程
图9a是展示了根据一些实施例的图形处理器命令格式900的框图。图9b是展示了根据实施例的图形处理器命令序列910的框图。图9a中的实线框展示了通常包括在图形命令中的部件，而虚线包括是可选的或者仅包括在所述图形命令的子集中的部件。图9a的示例性图形处理器命令格式900包括用于标识客户端902、命令操作代码(操作码)904、以及用于命令的数据906的数据字段。一些命令中还包括子操作码905和命令大小908。
在一些实施例中，客户端902指定了处理命令数据的图形设备的客户端单元。在一些实施例中，图形处理器命令解析器检查每个命令的客户端字段以便调整对命令的进一步处理并将命令数据路由至合适的客户端单元。在一些实施例中，图形处理器客户端单元包括存储器接口单元、渲染单元、2d单元、3d单元、和媒体单元。每个客户端单元具有对命令进行处理的相应处理流水线。一旦命令被客户端单元接收到，客户端单元就读取操作码904以及子操作码905(如果存在的话)从而确定要执行的操作。客户端单元使用数据字段906内的信息来执行命令。针对一些命令，期望显式的命令大小908来指定命令的大小。在一些实施例中，命令解析器基于命令操作码自动地确定命令中的至少一些命令的大小。在一些实施例中，经由双倍字长的倍数对命令进行对齐。
图9b中的流程图示出了示例性图形处理器命令序列910。在一些实施例中，以图形处理器的实施例为特征的数据处理系统的软件或固件使用所示出的命令序列的版本来启动、执行并终止图形操作集合。仅出于示例性目的示出并描述了样本命令序列，如实施例并不限于这些特定命令或者此命令序列。而且，所述命令可以作为一批命令以命令序列被发布，从而使得图形处理器将以至少部分同时的方式处理命令序列。
在一些实施例中，图形处理器命令序列910可以以流水线转储清除命令912开始以便使得任一活跃图形流水线完成针对所述流水线的当前未决命令。在一些实施例中，3d流水线922和媒体流水线924不同时进行操作。执行流水线转储清除以使得活动图形流水线完成任何未决命令。响应于流水线转储清除，用于图形处理器的命令解析器将停止命令处理直到活跃绘画引擎完成未决操作并且使得相关的读高速缓存失效。可选地，渲染高速缓存中被标记为‘脏’的任何数据可以被转储清除到存储器中。在一些实施例中，流水线转储清除命令912可以用于流水线同步或者用在将图形处理器置于低功率状态之前。
在一些实施例中，当命令序列需要图形处理器在流水线之间显式地地切换时，使用流水线选择命令913。在一些实施例中，在发布流水线命令之前在执行情境中仅需要一次流水线选择命令913，除非所述情境要发布针对两条流水线的命令。在一些实施例中，在经由流水线选择命令913的流水线切换之前正好需要流水线转储清除命令912。
在一些实施例中，流水线控制命令914配置用于操作的图形流水线并且用于对3d流水线922和媒体流水线924进行编程。在一些实施例中，流水线控制命令914配置活跃流水线的流水线状态。在一个实施例中，流水线控制命令914用于流水线同步并且用于在处理一批命令之前清除来自活跃流水线内的一个或多个高速缓存存储器中的数据。
在一些实施例中，返回缓冲器状态命令916用于配置返回缓冲器的集合以供相应的流水线写入数据。一些流水线操作需要分配、选择、或配置一个或多个返回缓冲器，在处理过程中所述操作将中间数据写入所述一个或多个返回缓冲器中。在一些实施例中，图形处理器还使用一个或多个返回缓冲器以便存储输出数据并且执行跨线程通信。在一些实施例中，返回缓冲器状态916包括选择返回缓冲器的大小和数量以用于流水线操作集合。
命令序列中的剩余命令基于用于操作的活跃流水线而不同。基于流水线判定920，所述命令序列被定制用于以3d流水线状态930开始的3d流水线922、或者在媒体流水线状态940处开始的媒体流水线924。
用于配置3d流水线状态930的命令包括用于顶点缓冲器状态、顶点元素状态、常量颜色状态、深度缓冲器状态、以及有待在处理3d图元命令之前配置的其他状态变量的3d状态设置命令。这些命令的值至少部分地基于使用中的特定3dapi来确定。在一些实施例中，3d流水线状态930命令还能够选择性地禁用或旁路掉特定流水线元件(如果将不使用那些元件的话)。
在一些实施例中，3d图元932命令用于提交待由3d流水线处理的3d图元。经由3d图元932命令传递给图形处理器的命令和相关联参数将被转发到所述图形流水线中的顶点获取功能。顶点获取功能使用3d图元932命令数据来生成多个顶点数据结构。所述顶点数据结构被存储在一个或多个返回缓冲器中。在一些实施例中，3d图元932命令用于经由顶点着色器对3d图元执行顶点操作。为了处理顶点着色器，3d流水线922将着色器执行线程分派至图形处理器执行单元。
在一些实施例中，经由执行934命令或事件触发3d流水线922。在一些实施例中，寄存器写入触发命令执行。在一些实施例中，经由命令序列中的‘前进’(‘go’)或‘拣选’(‘kick’)命令来触发执行。在一个实施例中，使用流水线同步命令来触发命令执行以便通过图形流水线转储清除命令序列。3d流水线将针对3d图元来执行几何处理。一旦完成操作，则对所产生的几何对象进行光栅化，并且像素引擎对所产生的像素进行着色。对于这些操作，还可以包括用于控制像素着色和像素后端操作的附加命令。
在一些实施例中，当执行媒体操作时，图形处理器命令序列910跟随在媒体流水线924路径之后。一般地，针对媒体流水线924进行编程的具体用途和方式取决于待执行的媒体或计算操作。在媒体解码过程中，特定的媒体解码操作可以被卸载到所述媒体流水线。在一些实施例中，还可对媒体流水线进行旁路，并且可使用由一个或多个通用处理核提供的资源来整体地或部分地执行媒体解码。在一个实施例中，媒体流水线还包括用于通用图形处理器单元(gpgpu)操作的元件，其中，所述图形处理器用于使用计算着色器程序来执行simd向量运算，所述计算着色器程序与渲染图形图元不是显式地相关的。
在一些实施例中，以与3d流水线922相似的方式对媒体流水线924进行配置。将用于配置媒体流水线状态940的一组命令分派或放置到命令队列中，在媒体对象命令942之前。在一些实施例中，用于媒体流水线状态的命令940包括用于配置媒体流水线元件的数据，所述媒体流水线元件将用于处理媒体对象。这包括用于在媒体流水线内配置视频解码和视频编码逻辑的数据，诸如编码或解码格式。在一些实施例中，用于媒体流水线状态的命令940还支持将一个或多个指针用于包含一批状态设置的“间接”状态元件。
在一些实施例中，媒体对象命令942将指针供应至媒体对象以用于由媒体流水线进行处理。媒体对象包括存储器缓冲器，所述存储器缓冲器包含待处理的视频数据。在一些实施例中，在发布媒体对象命令942之前，所有的媒体流水线状态必须是有效的。一旦流水线状态被配置并且媒体对象命令942被排队，则经由执行944命令或等效的执行事件(例如，寄存器写入)来触发媒体流水线924。然后可以通过由3d流水线922或媒体流水线924提供的操作对来自媒体流水线924的输出进行后处理。在一些实施例中，以与媒体操作类似的方式来配置和执行gpgpu操作。
图形软件架构
图10展示了根据一些实施例的数据处理系统1000的示例性图形软件架构。在一些实施例中，软件架构包括3d图形应用1010、操作系统1020、以及至少一个处理器1030。在一些实施例中，处理器1030包括图形处理器1032以及一个或多个通用处理器核1034。图形应用1010和操作系统1020各自在数据处理系统的系统存储器1050中执行。
在一些实施例中，3d图形应用1010包含一个或多个着色器程序，所述一个或多个着色器程序包括着色器指令1012。着色器语言指令可以采用高级着色器语言，诸如高级着色器语言(hlsl)或opengl着色器语言(glsl)。所述应用还包括可执行指令1014，所述可执行指令采用适合用于由通用处理器核1034执行的机器语言。所述应用还包括由顶点数据限定的图形对象1016。
在一些实施例中，操作系统1020是来自微软公司的
在一些实施例中，用户模式图形驱动器1026包含后端着色器编译器1027，所述后端着色器编译器用于将着色器指令1012转换成硬件专用的表示。当在使用openglapi时，将采用glsl高级语言的着色器指令1012传递至用户模式图形驱动器1026以用于编译。在一些实施例中，用户模式图形驱动器1026使用操作系统内核模式功能1028来与内核模式图形驱动器1029进行通信。在一些实施例中，内核模式图形驱动器1029与图形处理器1032进行通信以便分派命令和指令。
ip核实现
至少一个实施例的一个或多个方面可以由存储在机器可读介质上的代表性代码实现，所述机器可读介质表示和/或限定集成电路诸如处理器内的逻辑。例如，机器可读介质可以包括表示处理器内的各个逻辑的指令。当由机器读取时，所述指令可以使机器制造用于执行本文所述的技术的逻辑。这类表示(称为“ip核”)是集成电路的逻辑的可重复使用单元，所述可重复使用单元可以作为对集成电路的结构进行描述的硬件模型而存储在有形、机器可读介质上。可以将硬件模型供应至在制造集成电路的制造机器上加载硬件模型的各消费者或制造设施。可以制造集成电路，从而使得电路执行与本文所述的实施例中的任一实施例相关联地描述的操作。
图11a是展示了根据实施例的可以用于制造集成电路以执行操作的ip核开发系统1100的框图。ip核开发系统1100可以用于生成可并入到更大的设计中或用于构建整个集成电路(例如，soc集成电路)的模块化、可重复使用设计。设计设施1130可采用高级编程语言(例如，c/c++)生成对ip核设计的软件仿真1110。软件仿真1110可用于使用仿真模型1112来设计、测试并验证ip核的行为。仿真模型1112可以包括功能、行为和/或时序仿真。然后可由仿真模型1112来创建或合成寄存器传输级(rtl)设计1115。rtl设计1115是对硬件寄存器之间的数字信号的流动进行建模的集成电路(包括使用建模的数字信号执行的相关联逻辑)的行为的抽象。除了rtl设计1115之外，还可以创建、设计或合成逻辑电平或晶体管电平处的较低层次设计。由此，初始设计和仿真的具体细节可以发生变化。
可以由设计设施将rtl设计1115或等效方案进一步合成为硬件模型1120，所述硬件模型可以采用硬件描述语言(hdl)或物理设计数据的某种其他表示。可以进一步仿真或测试hdl以验证ip核设计。可使用非易失性存储器1140(例如，硬盘、闪存、或任何非易失性存储介质)来存储ip核设计以用于递送至第3方制造设施1165。可替代地，可以通过有线连接1150或无线连接1160来传输(例如，经由互联网)ip核设计。制造设施1165然后可以制造至少部分地基于ip核设计的集成电路。所制造的集成电路可被配置用于执行根据本文所述的至少一个实施例的操作。
图11b展示了根据本文所描述的一些实施例的集成电路封装体组件1170的截面侧视图。集成电路封装体组件1170展示了如本文所描述的一个或多个处理器或加速器设备的实施方式。封装体组件1170包括连接至衬底1180的多个硬件逻辑单元1172、1174。逻辑1172、1174可以至少部分地在可配置逻辑或固定功能逻辑硬件中实施，并且可以包括(多个)处理器核、(多个)图形处理器或本文所描述的其他加速器设备中的任何的一个或多个部分。每个逻辑单元1172、1174可以在半导体管芯内实施并且经由互连结构1173与衬底1180耦合。互连结构1173可以被配置成在逻辑1172、1174与衬底1180之间路由电信号，并且可以包括互连，如但不限于凸块或支柱。在一些实施例中，互连结构1173可以被配置成路由电信号，如例如，与逻辑1172、1174的操作相关联的输入/输出(i/o)信号和/或功率或接地信号。在一些实施例中，衬底1180是基于环氧树脂的层压衬底。在其他实施例中，封装体衬底1180可以包括其他合适类型的衬底。封装体组件1170可以经由封装体互连1183连接至其他电气设备。封装体互连1183可以耦合至衬底1180的表面以便将电信号路由到其他电气设备，如母板、其他芯片组或多芯片模块。
在一些实施例中，逻辑单元1172、1174与桥接器1182电耦合，所述桥接器被配置成在逻辑1172、1174之间路由电信号。桥接器1182可以是为电信号提供路由的密集互连结构。桥接器1182可以包括由玻璃或合适的半导体材料构成的桥式衬底。电路由特征可以在桥接器衬底上形成以便提供逻辑1172、1174之间的芯片到芯片连接。
尽管展示了两个逻辑单元1172、1174和桥接器1182，但是本文所描述的实施例可以包括一个或多个管芯上的更多或更少的逻辑单元。所述一个或多个管芯可以由零个或多个桥接器连接，因为在单个管芯上包括逻辑时，可以排除桥接器1182。替代性地，多个管芯或逻辑单元可以由一个或多个桥接器连接。另外，多个逻辑单元、管芯和桥接器可以以包括三维配置等其他可能的配置连接在一起。
示例性芯片上系统集成电路
图12至图14展示了根据本文所述的各种实施例的可以使用一个或多个ip核来制造的示例性集成电路和相关图形处理器。除了所展示的之外，还可以包括其他逻辑和电路，包括附加的图形处理器/核、外围接口控制器或通用处理器核。
图12是展示了根据实施例的可以使用一个或多个ip核来制造的示例性芯片上系统集成电路1200的框图。示例性集成电路1200包括一个或多个应用处理器1205(例如，cpu)、至少一个图形处理器1210，并且另外还可以包括图像处理器1215和/或视频处理器1220，其中的任一项都可以是来自相同或多个不同设计设施的模块化ip核。集成电路1200包括外围或总线逻辑，包括usb控制器1225、uart控制器1230、spi/sdio控制器1235和i2s/i2c控制器1240。另外，集成电路还可以包括显示设备1245，所述显示设备耦合至高清晰度多媒体接口(hdmi)控制器1250和移动行业处理器接口(mipi)显示界面1255中的一项或多项。可以由闪存子系统1260(包括闪存和闪存控制器)来提供存储。可以经由存储器控制器1265来提供存储器接口以访问sdram或sram存储器设备。另外，一些集成电路还包括嵌入式安全引擎1270。
图13a至图13b是框图，展示了根据本文所描述的实施例的用于在soc内使用的示例性图形处理器。图13a展示了根据实施例的可以使用一个或多个ip核来制造的芯片上系统集成电路的示例性图形处理器1310。图13b展示了根据实施例的可以使用一个或多个ip核来制造的芯片上系统集成电路的附加示例性图形处理器1340。图13a的图形处理器1310是低功率图形处理器核的示例。图13b的图形处理器1340是较高性能图形处理器核的示例。图形处理器1310、1340中的每一个可以是图12的图形处理器1210的变体。
如图13a中所示，图形处理器1310包括顶点处理器1305以及一个或多个片段处理器1315a至1315n(例如，1315a、1315b、1315c、1315d，一直到1315n-1和1315n)。图形处理器1310可以经由单独的逻辑执行不同的着色器程序，使得顶点处理器1305被优化以执行顶点着色器程序的操作，而所述一个或多个片段处理器1315a至1315n执行片段(例如，像素)着色操作以用于片段或像素着色器程序。顶点处理器1305执行3d图形流水线的顶点处理阶段并生成图元和顶点数据。(多个)片段处理器1315a至1315n使用由顶点处理器1305生成的图元和顶点数据来产生显示在显示设备上的帧缓冲器。在一个实施例中，(多个)片段处理器1315a至1315n被优化以执行openglapi中提供的片段着色器程序，这些片段着色器程序可以用于执行与direct3dapi中提供的像素着色器程序相似的操作。
另外，图形处理器1310还包括一个或多个存储器管理单元(mmu)1320a至1320b、一个或多个高速缓存1325a至1325b以及一个或多个电路互连1330a至1330b。所述一个或多个mmu1320a至1320b为图形处理器1310包括为顶点处理器1305和/或(多个)片段处理器1315a至1315n提供虚拟到物理地址映射，除了存储在所述一个或多个高速缓存1325a至1325b中的顶点或图像/纹理数据之外，所述虚拟到物理地址映射还可以引用存储在存储器中的顶点或图像/纹理数据。在一个实施例中，所述一个或多个mmu1320a至1320b可以与系统内的包括与图12的所述一个或多个应用处理器1205、图像处理器1215和/或视频处理器1220相关联的一个或多个mmu在内的其他mmu同步，使得每个处理器1205至1220可以参与共享或统一的虚拟存储器系统。根据实施例，所述一个或多个电路互连1330a至1330b使得图形处理器1310能够经由soc的内部总线或经由直接连接来与soc内的其他ip核交互。
如图13b中所示，图形处理器1340包括图13a的图形处理器1310的所述一个或多个mmu1320a至1320b、高速缓存1325a至1325b、以及电路互连1330a至1330b。图形处理器1340包括一个或多个着色器核1355a至1355n(例如，1455a、1355b、1355c、1355d、1355e、1355f，一直到1355n-1和1355n)，所述一个或多个着色器核提供统一的着色器核架构，在所述统一的着色器核架构中，单个核或类型或核可以执行所有类型的可编程着色器代码包括着色器程序代码以实施顶点着色器、片段着色器和/或计算着色器。存在的确切着色器核数量可以在实施例和实施方式中变化。另外，图形处理器1340包括核间任务管理器1345，所述核间任务管理器充当用于将执行线程分派给一个或多个着色器核1355a至1355n的线程分派器和用于加速分块操作以进行基于分块的渲染的分块单元1358，在所述基于分块的渲染中，针对某一场景的渲染操作在图像空间中被细分，例如以利用场景内的局部空间一致性或优化内部高速缓存的使用。
图14a至图14b展示了根据本文所描述的实施例的附加示例性图形处理器逻辑。图14a展示了图形核1400，所述图形核可以包括在图12的图形处理器1210内并且可以是如图13b中的统一着色器核1355a至1355n。图14b展示了适合于部署在多芯片模块上的高度并行的通用图形处理单元1430。
如图14a中所示，图形核1400包括对于图形核1400内的执行资源而言共同的共享指令高速缓存1402、纹理单元1418和高速缓存存储器/共享存储器1420。图形核1400可以包括多个切片1401a至1401n或针对每个核分区，并且图形处理器可以包括图形核1400的多个实例。切片1401a至1401n可以包括支持逻辑，所述支持逻辑包括本地指令高速缓存1404a至1404n、线程调度器1406a至1406n、线程分派器1408a至1408n、以及一组寄存器1410a。为了执行逻辑运算，切片1401a至1401n可以包括一组附加功能单元(afu1412a至1412n)、浮点单元(fpu1414a至1414n)、整数算术逻辑单元(alu1416至1416n)、寻址计算单元(acu1413a至1413n)、双精度浮点单元(dpfpu1415a至1415n)、以及矩阵处理单元(mpu1417a至1417n)。
这些计算单元中的一些以特定精度进行操作。例如，fpu1414a至1414n可以执行单精度(32位)和半精度(16位)浮点运算，而dpfpu1415a至1415n执行双精度(64位)浮点运算。alu1416a至1416n可以以8位精度、16位精度和32位精度执行可变精度整数运算，并且可以被配置用于混合精度运算。mpu1417a至1417n还可以被配置用于混合精度矩阵运算，包括半精度浮点运算和8位整数运算。mpu1417至1417n可以执行各种各样的矩阵运算以便加速机器学习应用框架，包括使能支持加速的通用矩阵到矩阵乘法(gemm)。afu1412a至1412n可以执行不受浮点单元或整数单元支持的附加逻辑运算，包括三角函数运算(例如，正弦、余弦等)。
如图14b中所示出的，通用处理单元(gpgpu)1430可以被配置成使得能够由图形处理单元阵列执行高度并行的计算操作。另外，gpgpu1430可以直接链接到gpgpu的其他实例以便创建多gpu集群，从而提高尤其是深度神经网络的训练速度。gpgpu1430包括用于实现与主机处理器的连接的主机接口1432。在一个实施例中，主机接口1432是pciexpress接口。然而，主机接口还可以是供应方特定的通信接口或通信结构。gpgpu1430从主机处理器接收命令并且使用全局调度器1434将与那些命令相关联的执行线程分发给一组计算集群1436a至1436h。计算集群1436a至1436h共享高速缓存存储器1438。高速缓存存储器1438可以充当计算集群1436a至1436h内的高速缓存存储器的更高级高速缓存。
gpgpu1430包括经由一组存储器控制器1442a至1442b与计算集群1436a至1436h耦合的存储器1434a至1434b。在各个实施例中，存储器1434a至1434b可以包括各种类型的存储器设备，包括动态随机存取存储器(dram)或图形随机存取存储器，如同步图形随机存取存储器(sgram)，包括图形双倍数据速率(gddr)存储器。
在一个实施例中，计算集群1436a至1436h各自包括一组图形核，如图14a的图形核1400，所述图形核可以包括多种类型的整数逻辑单元和浮点逻辑单元，所述多种类型的整数逻辑单元和浮点逻辑单元可以在一定精度范围内执行包括适合于机器学习计算的计算操作。例如并且在一个实施例中，计算集群1436a至1436h中的每一个中的浮点单元中的至少一个子集可以被配置成执行16位或32位浮点运算，而浮点单元的不同子集可以被配置成执行64位浮点运算。
gpgpu1430的多个实例可以被配置成作为计算集群进行操作。由计算集群用来进行同步和数据交换的计算机制跨实施例而变化。在一个实施例中，gpgpu1430的多个实例通过主机接口1432进行通信。在一个实施例中，gpgpu1430包括i/o中枢1439，所述i/o中枢将gpgpu1430与实现到gpgpu的其他实例的直接连接的gpu链路1440耦合。在一个实施例中，gpu链路1440耦合至实现gpgpu1430的多个实例之间的通信和同步的专用gpu到gpu桥接器。在一个实施例中，gpu链路1440与高速互连耦合以便向其他gpgpu或并行处理器发射和接收数据。在一个实施例中，gpgpu1430的多个实例位于单独的数据处理系统中并且经由可经由主机接口1432访问的网络设备进行通信。在一个实施例中，除了或作为到主机接口1432的替代方案，gpu链路1440可以被配置成实现到主机处理器的连接。
尽管gpgpu1430的所展示配置可以被配置成训练神经网络，但是一个实施例提供了gpgpu1430的替代配置，所述替代配置可以被配置成部署在高性能或低功率推断平台内。在推断配置中，gpgpu1430包括计算集群1436a至1436h中与训练配置有关的更少计算集群。另外，与存储器1434a至1434b相关联的存储器技术可以在推断配置与训练配置之间不同，其中，更高带宽存储器技术专用于训练配置。在一个实施例中，gpgpu1430的推断配置可以支持推断特定指令。例如，推断配置可以提供对一个或多个8位整数点积指令的支持，所述指令通常在部署的神经网络的推断操作期间使用。
用于在图形处理器中进行遮挡数据压缩的方法和设备
本发明的一个实施例在从多个相机采集图像的视频采集系统内来实施。例如，多个相机可以被定位在体育赛事或者其他类型的事件的不同位置处。在这种实施方式中，可以从不同相机处查看场景，并且对于不同的相机，由相机所采集的每个顶点的遮挡数据是不同的。
本发明的一个实施例对来自根据由相机所采集的数个相应2d图像所生成的3d图像的顶点执行初步排序。可以对这些顶点进行排序以最小化排序顺序中的顶点之间的平均距离或使用另一度量。然后，对经初步排序的顶点执行一系列异或(xor)运算以生成对于后续行程编码(runlengthencoding,rle)更高效的更长的零序列。
在一种实施方式中，针对3d空间中的每个顶点所生成的遮挡数据包括位串，在所述位串中，每个位的值标识此特定顶点是否可被特定相机看见。例如，在具有12个相机的系统中，顶点的位串001011001011意味着从相机0、1、3、6、7和9看见此顶点并且从相机2、4、5、8、10和11看不见此顶点。在本示例中，从左往右读取位串，其中，最左边的位位置与相机0相关联，并且最右边的位位置与相机11相关联。本示例还假定0指示从相机看见此顶点，并且1指示未看见此顶点。当然，本发明的基本原理不限于以遮挡二进制向量表示所遮挡顶点的任何特定格式。例如，0可以指示未看见顶点，而0可以指示看见顶点。
在未压缩的格式中，必须从相机传输的遮挡数据量为n*m个位，其中，n是根据数个2d图像生成的3d点云中的顶点数量，并且m是相机数量。
将关于图15描述一个实施例，其示出了多个相机1502从多个不同角度/视图采集3d空间1501的多个相应的2d图像。网络1504将数据流从相机1502传输至图形处理设备1550，所述图形处理设备可以是具有一个或多个图形处理器的计算装置。在其他实施例中，不需要网络1504，并且在相机1502(例如，所述相机经由高速串行接口连接至图形处理设备1550)本地执行图形处理。
3d事件空间1501可以是可使用x、y和z坐标来指定顶点(例如，运动赛事或其他类型的定位)的任何类型的体积。在一个实施例中，顶点生成电路系统/逻辑1505根据在3d事件空间1501中针对3d事件空间中的每个对象所采集的数个2d图像生成顶点序列，并且顶点排序电路系统/逻辑1510根据坐标对顶点进行排序。如所提及的，可以对顶点进行排序以使排序顺序中的顶点之间的平均距离最小化。对顶点的这种排序对于对顶点坐标数据进行压缩也是有利的，因为这使得可以对坐标差而不是绝对值进行编码，从而导致数据显著减少。
排序算法可以不仅使用3维度量——欧几里德空间中的距离——而且还使用4维度量，将欧几里德空间中的距离与后续点的遮挡二进制向量之差相加。例如，在一种实施方式中，可以执行4维最小生成树(mst)以实现距离/排序操作和/或如下文所描述地来修改对顶点进行编码所需的位数。当执行mst时，对点对进行比较。例如，对于点p1和p2，这些点之间的距离的度量可以被计算为：
dist(p1，p2)＝expgolomb(p1.x–p2.x)+expgolomb(p1.y–p2.y)+expgolomb(p1.z–p2.z)+k*popcount(p1.occ^p2.occ)，(1)
其中，
p1.x、p2.x、p1.y等是点p1和p2的整数坐标；
p1.occ，p2.occ是点p1和p2的遮挡二进制向量；
expgolomb(指数哥伦布代码)是将整数映射到二进制代码字的已知类型的前缀码；
“^”指的是xor运算；
popcount()指的是对二进制向量中一的数量进行计数的总体计数函数；并且
k是经验系数。
此函数(1)将不同度量(欧几里德空间中的距离和遮挡二进制向量的差)转换为一种度量，即，相对于点p1对点p2进行编码所需的位数。
之后，可以使用expgolomb对坐标的差进行编码，但本发明的基本原理不限于此特定实施方式。然后可以采用行程编码(rle)对经xor的遮挡二进制向量进行编码。
出于简单起见，以下示例仅使用一个坐标(而不是3个)，并且假定仅5个相机。因此，每个点可以用2个值来表示：x坐标(经量化的、有意义的整数)以及遮挡二进制向量。
因此，上述实施方式产生准确排序，在所述排序中，相邻点之间的差较小(需要对expgolomb值2，1，2，2，1进行编码)，并且在与前一个点进行xor之后，位串将为0000000000001100000000000，在给定较长0序列的情况下，可以利用rle非常高效地对所述位串进行编码。
相比而言，如果相同的点未被准确排序，如在以下示例中：
则相邻点之间的差将显著较大(需要对expgolomb值5，2，-5，1，5进行编码，从而导致在被编码时比在第一示例中明显更多的位)。在与前一个点进行xor之后，位串将为0011000000001100000000110，所述位串不具有与以第一示例一样长的0序列，并且不能如利用rle高效地进行编码。
因此，尽管各种类型的排序可以用于各种实施方式，但是排序的准确性对最后的压缩具有重要影响。
预压缩电路系统/逻辑1515将经排序顶点的位串转换为可以被压缩电路系统/逻辑1520比未转换位串更高效地压缩的格式。具体地，在一个实施例中，预压缩电路系统/逻辑1515首先在不进行修改的情况下将第一顶点的遮挡二进制向量放置在转换位串中。如在本文所使用的，“转换位串”指的是由预压缩电路系统/逻辑生成以改善压缩的位串。在一个实施例中，预压缩电路系统/逻辑1515执行第二顶点的遮挡二进制向量与第一顶点的遮挡二进制向量的xor运算，并且将结果添加至转换位串(例如，级联至第一顶点的遮挡二进制向量)。预压缩电路系统/逻辑1515执行对第三顶点的遮挡二进制向量与第二顶点的遮挡二进制向量的xor运算，并且再次将结果添加至转换位串。通过示例而非限制地方式，如果相机数量为12，并且第一顶点的遮挡二进制向量为001011001011，第二顶点为001010001011，并且第三顶点为001010001001，然后预压缩电路系统/逻辑执行第二位串与第一位串的xor，为001010001011^001011001011＝000001000000，并且执行第三位串与第二位串的xor，为001010001001^001010001011＝000000000010，因此在本示例中前3个顶点的整体位串为：
001011001011+000001000000+000000000010＝
001011001011000001000000000000000010(转换位串的部分)
预压缩电路系统/逻辑针对所有剩余位串执行如上所述的对相邻位串的xor运算(即，[位串x]^[位串x-1]，n>1，以解释第一位串按原样包含的事实)。
在一个实施例中，压缩电路系统/逻辑1520然后对所产生的转换位串进行压缩以生成压缩顶点数据，所述压缩顶点数据可以被更高效地存储在存储器或存储装置1530中。具体地，使用行程编码(rle)对0序列(1之前的0)进行编码。例如可以使用rle代码的5个位对转换位串的上述部分进行编码。整体位串的第一0序列具有长度2——即，“001”中1之前的0的数量为2，因此其必须利用二进制串00010进行编码。整体位串的第二0序列具有长度1——即，“01”中1之前的0的数量为1，因此其必须利用二进制串00001进行编码。整体位串的第三0序列具有长度0——即，“11”中的第二个1之前的0的数量为0，因此其必须利用二进制串00000进行编码，以此类推，因此在利用行程编码进行编码之后的整体位串为：
000100000100000000100000100000001011000000001
其中，00010对001进行编码(00010——二进制值2——整体串001中前导零的数量)，00001对01进行编码(一个前导0)，00000对1进行编码(零个前导0)，以此类推。从第二顶点开始的较长0序列是由顶点排序器1510执行初步排序的结果。彼此相对更近的顶点将趋向于在其遮挡二进制向量中具有相对更小的差(即，其将趋向于在相同相机中可见或不可见)。因此，以所排序顺序对相邻遮挡二进制向量执行xor运算将使大部分位归零。这些较长0序列使得可以有效的压缩，其中，转换串中高达31个位被编码在压缩串1525中的一个固定长度串(例如，5个位)中。
因为xor的逆运算恢复原始值，因此解码器侧的xor用于恢复原始值。
以下表a中提供了利用22个摄像机的若干3d云的真实世界结果示例：
表a
图16中展示了根据本发明的一个实施例的方法。所述方法可以在以上所述的系统架构的上下文中实施，但不限于任何特定的系统或图形架构。
在1601处，从m个相机采集3d空间的图像序列，其中，m可以被设置为任何值，并且3d空间可以是期望图像采集的任何空间。在1602处，生成3d空间中的对象的顶点(即，确定坐标)并且针对每个顶点指定遮挡二进制向量，所述遮挡二进制向量指示贯穿其中顶点被遮挡的相机。在1604处，对遮挡二进制向量应用预压缩优化以将遮挡二进制向量转换为将导致更有效的压缩(即，更高压缩比)的格式。如所提及的，在一个实施例中，这涉及
在1603处，根据坐标对顶点进行排序。例如，可以对顶点进行排序以使排序顺序中的顶点之间的平均距离最小化。除了压缩遮挡数据之外，这种顶点排序还对压缩顶点坐标有利。
在1604处，对遮挡二进制向量执行预压缩优化以提高后续压缩的效率。如之前所描述的，在一个实施例中，对所排序顺序中相邻的位字段执行xor运算。彼此相对更近的顶点将趋向于在其遮挡二进制向量中具有相对更小的差(即，其将趋向于在相同相机中可见或不可见)，以所排序顺序对相邻遮挡二进制向量执行xor运算将使大部分位归零。当随后在1605处执行rle压缩时，其将更加高效地对数据进行压缩(即，具有更高的压缩比)。最后，在1606处，将压缩数据存储至存储器(例如，系统存储器)或存储装置(例如，闪存)。
在实施例中，术语“引擎”、“管理器”、“模块”或者“逻辑”指代可以实施在硬件、固件、软件、或者其任何组合的图形处理部件。实际上，上述架构部件中的任一个都可以实施在硬件、固件和软件的任何组合中。例如，这些术语可以指代以下各项、是以下各项的一部分或包括以下各项：专用集成电路(asic)、电子电路、执行一个或多个软件或固件程序的处理器(共享、专用或群组)和/或存储器(共享、专用或群组)、组合逻辑电路和/或提供所描述的功能的其他适合部件。
本发明的实施例可以包括以上已经描述的各步骤。这些步骤可以被实施为机器可执行指令，所述机器可执行指令可以用于使通用或专用处理器执行这些步骤。可替代地，这些步骤可以由包含用于执行这些步骤的硬接线逻辑的特定硬件部件来执行，或者由程序化计算机部件和自定义硬件部件的任意组合来执行。
如在此描述的，指令可以指硬件(诸如专用集成电路(asic))的特定配置，所述专用集成电路被配置用于执行某些操作或者具有预定功能或存储在被实施为非暂态计算机可读介质的存储器中的软件指令。因此，可使用在一个或多个电子装置(例如，端站、网络元件等)上存储并执行的代码和数据来实施附图中示出的技术。这样的电子装置使用计算机机器可读介质(例如，非暂态计算机机器可读存储介质(例如，磁盘；光盘；随机存取存储器；只读存储器；闪速存储器设备；相变存储器)以及暂态计算机机器可读通信介质(例如，电、光、声或其他形式的传播信号—例如载波、红外信号、数字信号等))来(在内部和/或通过网络与其他电子设备)存储和传达代码和数据。
此外，这样的电子装置典型地包括耦合至一个或多个其他部件(比如一个或多个存储装置(非暂态机器可读存储介质)、用户输入/输出装置(例如键盘、触摸屏和/或显示器)、以及网络连接件)的一组一个或多个处理器。所述一组处理器和其他部件的耦合通常通过一个或多个总线和桥接器(也被称为总线控制器)。承载网络通信量的存储装置和信号分别表示一个或多个机器可读存储介质和机器可读通信介质。因此，给定电子装置的存储装置典型地存储用于在那个电子装置的所述一组一个或多个处理器上执行的代码和/或数据。当然，可以使用软件、固件、和/或硬件的不同组合来实施本发明的实施例的一个或多个部分。贯穿本详细说明，出于解释的目的，阐述了大量的具体细节以便提供对本发明的透彻理解。然而，对于本领域的技术人员而言将明显的是，可以在没有这些具体细节中的一些的情况下实践本发明。在某些实例中，未详细描述公知结构和功能以避免模糊本发明的主题。因此，本发明的范围和精神应根据以下权利要求书来判定。
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