本实用新型涉及数据采集与传输技术领域，具体的说，是一种高速采集多通道同步系统。
背景技术：
现有的采集多通道同步产品在采集速度方面，一般采集速率较低通常在1GHz以下，能到10GHz的很少。在同步性方面多是采集软件接收到数据后通过软件补偿实现多个通道同步，但采用软件处理，将存在延时的情况，以此造成同步性指标不高。
技术实现要素：
本实用新型的目的在于提供一种高速采集多通道同步系统，用于解决现有技术中多通道采集数据中依靠软件补偿处理通道同步存在延时的问题。
为了达到上述目的，本实用新型通过下述技术方案实现：
一种高速采集多通道同步系统，包括VPX机箱和设置在VPX机箱内的Uart接口，所述VPX机箱内设VPX背板，所述VPX背板上与Uart接口之间设置有用于采集数据的ADC采集板、用于数据回放的DA模拟板、存储模块、计算机板卡和用于实现ADC数据采集卡同步的时钟同步板；所述DA模拟板、存储模块、ADC采集板和计算机板卡与时钟同步板通过VPX背板的高速串行总线和Uart接口的Uart总线进行通讯连接，所述ADC采集板包括第一ADC采集板和第二ADC采集板。
工作原理：
VPX机箱内设置有Uart接口和VPX背板，ADC采集板、DA模拟板、存储模块、计算机办卡和时钟同步板设置在Uart接口的Uart总线和VPX背板的高速串行总线之间，ADC采集板的采样率为10GSa/s，分辨率为10bit。ADC采集板包括第一ADC采集板和第二ADC采集板，实现了多通道数据采集并进行模拟-数字转换，时钟同步板实现第一ADC采集板和第二ADC采集板的同步以及第一ADC采集板和第二ADC采集板与系统时钟的同步。由时钟同步板通过VPX背板向第一ADC采集板和第二ADC采集板输出同步触发信号，完成第一ADC采集板和第二ADC采集板的同步采样工作，将数据存储到存储模块。时钟同步板控制DA模拟板的时钟，使与系统时钟同步，DA模拟板从存储模块读取数据经过数字-模拟转换后通过高速串行总线和Uart总线进行传输，计算机板卡通过高速串行总线和Uart总线与DA模拟板进行数据传输，实现数据的回放。时钟同步板将ADC采集板的采集信号设置为不同相位，再将各个ADC采集板采集的数据通过时间和相位组合成高速数据，采样速率高。通过控制硬件的相位偏移，不存在延时，同步精度高。整个系统具有应用灵活、对外接口丰富、可扩展性非常好的特点。
进一步地，所述VPX机箱内设置有多个插槽位，所述插槽位之间间隔呈0.5～1.5英寸，所述插槽位采用横插结构，所述DA模拟板、存储模块、ADC采集板、时钟同步板和计算机板卡插接在插槽位上。
工作原理：
VPX机箱内设置多个插槽内，用于插接功能模块以及功能扩展。插槽位之间的间隔为0.5～1.5英寸，减少DA模拟板、存储模块、ADC采集板之间的物理距离，使板卡或模块之间的数据传输延时较小。
进一步地，所述DA模拟板包括DAC FPGA母板和设置在DAC FPGA母板上的DAC子卡，所述DAC FPGA母板插接在所述插槽位中。
工作原理：
DAC子卡：单通道；采样率：不低于8GSPS；转换位数：12bits；DAC FPGA母板：XC6VLX550T-2FFG1759C或XC6VSX315T-2FFG1759I；具有RS232或RS485接口；规格：标准6U宽；VPX接口：实现与ADC采集板的互联，可完成存储板数据的回放。存储控制、传输协议及所需数据传输接口数量自定；支持外部时钟输入：0.5GHz～4GHz；支持板载时钟；具备DC～2.5GHz任意波形生成能力。
进一步地，所述第一ADC采集板包括第一FPGA母板和设置在第一FPGA母板上的第一ADC子卡，所述第二ADC采集板包括第二FPGA母板和设置在第二FPGA母板上的第二ADC子卡，所述第一FPGA母板和第二FPGA母板均插接在所述插槽位中。
工作原理：
ADC采集板由主板和FMC子板组成，第一FPGA母板和第二FPGA母板为主板，第一ADC子卡和第二ADC子卡为FMC子板，ADC采集板包括两片5GSa/s@10bit的FMC子板和1片XC6VLX550T的主板，FMC子板采用交错采样的方式，进行采样率的拼接。主板上有FPGA，时钟及电源部分，FMC子板上由两通道ADC采集芯片、外时钟、外触发和外同步组成。AD采集板采用6U VPX标准，遵行ANSI/VITA 46.0-2007相关规范要求，使用VPX背板+5V和+12V供电。FMC子板与主板之间采用FMC连接器。6U VPX板卡通过冷板开槽增加散热面积，配合机箱中的散热风道，使其具有良好的散热性能。通过控制ADC采集板上的多个ADC采集芯片协同工作，并将每片ADC采集芯片所采集信号设为不同相位值，最后再把各个ADC采集芯片采集到的数据通过时间相位关系组合成高速数据，采集速率高达10GHz。
进一步地，所述存储模块包括第一存储模块和第二存储模块，且第一存储模块和第二存储模块均插接在所述插槽位中。
所述存储模块采用2TB存储容量，2.5GB/s存储速率的存储设备，具有存储、回放功能。在使用时，第一AD采集板进行数据采集和存储：系统启动数据采集后，经过第一ADC采集板上的第一FPGA母板预处理，速率降低到2.5GB/s；第一ADC采集板上第一FPGA母板有2组RocktIO接口连接到第一存储模块，另有2组RocktIO接口连接到第二存储模块。第一FPGA母板对两组数据进行平均分发到第一存储模块和第二存储模块，完成了数据采集-数据存储。
进一步地，还包括扩展模块，所述扩展模块插接在所述插槽位内，扩展模块还与所述高速串行总线和Uart总线相连接。
扩展模块用于用户自定义功能扩展，提供对外接口，可扩展性好。
进一步地，所述插槽位为8个。
VPX背板采用6U 8槽背板，可满足第一存储模块、第二存储模块、计算机板卡、第一ADC采集板、第二ADC采集板、DC模拟板、时钟同步板和扩展模块的插接。
进一步地，所述ADC采集板采用10Gsps的ADC采集板。
满足高速数据的10Gsps采样率。
进一步地，所述DA模拟板采用8Gsps的DA模拟板。
满足高速数据的8Gsps回放速率。
本实用新型与现有技术相比，具有以下优点及有益效果：
(1)本实用新型基于时钟同步的方式进行数据的高速采集，在不进行软件时延开销的情况下能够达到10Gsps的采集速率，整个系统具有性能强劲、应用灵活、对外接口丰富、可扩展性好的特点。
(2)本实用新型通过控制ADC采集板上的多个ADC采集芯片协同工作，并将每片ADC采集芯片所采集信号设为不同相位值，最后再把各个ADC采集芯片采集到的数据通过时间相位关系组合成高速数据，采集速率高达10GHz。
(3)本实用新型在实际使用时，多通道高速采集下同步性可到皮秒级，并且具有同步精度高，无需软件算法对各个采集通道进行补偿，不会存在时延开销。
(4)本使用新型使用多片ADC采集芯片协同工作，形成一个整体，可以解决单芯片采样率不够，有效提高设备采集速率。
附图说明
图1为本实用新型的系统框图；
图2为时钟同步板的工作原理图；
图3为ADC采集板工作在10GSa/s的采集速度的同步采样原理图；
图4为ADC采集板工作在5GSa/s的采集速度的同步采样原理图。
具体实施方式
首先对本文涉及的技术名词给予解释如下：
LVPECL：低压正发射极耦合逻辑；
SMA：接口名称；
FMC：FPGA Mezzanine Card，即FPGA夹层板；
QSFP+：quad small form-factor pluggable，即4通道SFP接口；
sps:sample per second,每秒采样次数；
相参：即coherent signal，也叫相干，指信号之间存在确定的相位关系；
LVDS：低电压差分信号。
下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。
实施例1：
结合图1所示，一种高速采集多通道同步系统，包括VPX机箱和设置在VPX机箱内的Uart接口，所述VPX机箱内设VPX背板，所述VPX背板上与Uart接口之间设置有用于采集数据的ADC采集板、用于数据回放的DA模拟板、存储模块、计算机板卡和用于实现ADC数据采集卡同步的时钟同步板；所述DA模拟板、存储模块、ADC采集板和计算机板卡与时钟同步板通过VPX背板的高速串行总线和Uart接口的Uart总线进行通讯连接，所述ADC采集板包括第一ADC采集板和第二ADC采集板。
工作原理：
VPX机箱内设置有Uart接口和VPX背板，ADC采集板、DA模拟板、存储模块、计算机办卡和时钟同步板设置在Uart接口的Uart总线和VPX背板的高速串行总线之间，ADC采集板的采样率为10GSa/s，分辨率为10bit。ADC采集板包括第一ADC采集板和第二ADC采集板，实现了多通道数据采集并进行模拟-数字转换，时钟同步板实现第一ADC采集板和第二ADC采集板的同步以及第一ADC采集板和第二ADC采集板与系统时钟的同步。由时钟同步板通过VPX背板向第一ADC采集板和第二ADC采集板输出同步触发信号，完成第一ADC采集板和第二ADC采集板的同步采样工作，将数据存储到存储模块。时钟同步板控制DA模拟板的时钟，使与系统时钟同步，DA模拟板从存储模块读取数据经过数字-模拟转换后通过高速串行总线和Uart总线进行传输，计算机板卡通过高速串行总线和Uart总线与DA模拟板进行数据传输，实现数据的回放。时钟同步板将ADC采集板的采集信号设置为不同相位，再将各个ADC采集板采集的数据通过时间和相位组合成高速数据，采样速率高。通过控制硬件的相位偏移，不存在延时，同步精度高。整个系统具有应用灵活、对外接口丰富、可扩展性好的特点。
实施例2：
在实施例1的基础上，结合图1所示，所述VPX机箱内设置有多个插槽位，所述插槽位之间间隔呈0.5～1.5英寸，所述插槽位采用横插结构，所述DA模拟板、存储模块、ADC采集板、时钟同步板和计算机板卡插接在插槽位上。
工作原理：
VPX机箱内设置多个插槽内，用于插接功能模块以及功能扩展。插槽位之间的间隔为0.5～1.5英寸，减少DA模拟板、存储模块、ADC采集板之间的物理距离，使板卡或模块之间的数据传输延时较小。
实施例3：
在实施例2的基础上，结合图1和图2所示，所述DA模拟板包括DAC FPGA母板和设置在DAC FPGA母板上的DAC子卡，所述DAC FPGA母板插接在所述插槽位中。
工作原理：
DAC子卡：单通道；采样率：不低于8GSPS；转换位数：12bits；DAC FPGA母板：XC6VLX550T-2FFG1759C或XC6VSX315T-2FFG1759I；具有RS232或RS485接口；规格：标准6U宽；VPX接口：实现与ADC采集板的互联，可完成存储板数据的回放。存储控制、传输协议及所需数据传输接口数量自定；支持外部时钟输入：0.5GHz～4GHz；支持板载时钟；具备DC～2.5GHz任意波形生成能力。
实施例4：
在实施例3的基础上，结合图1-4所示，所述第一ADC采集板包括第一FPGA母板和设置在第一FPGA母板上的第一ADC子卡，所述第二ADC采集板包括第二FPGA母板和设置在第二FPGA母板上的第二ADC子卡，所述第一FPGA母板和第二FPGA母板均插接在所述插槽位中。
工作原理：
ADC采集板由主板和FMC子板组成，第一FPGA母板和第二FPGA母板为主板，第一ADC子卡和第二ADC子卡为FMC子板，ADC采集板包括两片5GSa/s@10bit的FMC子板和1片XC6VLX550T的主板，FMC子板采用交错采样的方式，进行采样率的拼接。主板上有FPGA，时钟及电源部分，FMC子板上为两通道ADC、外时钟、外触发和外同步组成。AD采集板采用6U VPX标准，遵行ANSI/VITA 46.0-2007相关规范要求，使用VPX背板+5V和+12V供电。FMC子板与主板之间采用FMC连接器。6U VPX板卡通过冷板开槽增加散热面积，配合机箱中的散热风道，使其具有良好的散热性能。
进一步地，所述存储模块包括第一存储模块和第二存储模块，且第一存储模块和第二存储模块均插接在所述插槽位中。
所述存储模块采用2TB存储容量，2.5GB/s存储速率的存储设备，具有存储、回放功能。在使用时，第一AD采集板进行数据采集和存储：系统启动数据采集后，经过第一ADC采集板上的第一FPGA母板预处理，速率降低到2.5GB/s；第一ADC采集板上第一FPGA母板有2组RocktIO接口连接到第一存储模块，另有2组RocktIO接口连接到第二存储模块。第一FPGA母板对两组数据进行平均分发到第一存储模块和第二存储模块，完成了数据采集-数据存储。
进一步地，还包括扩展模块，所述扩展模块插接在所述插槽位内，扩展模块还与所述高速串行总线和Uart总线相连接。
扩展模块用于用户自定义功能扩展，提供对外接口，可扩展性好。
进一步地，所述插槽位为8个。
VPX背板采用6U 8槽背板，可满足第一存储模块、第二存储模块、计算机板卡、第一ADC采集板、第二ADC采集板、DC模拟板、时钟同步板和扩展模块的插接。
进一步地，所述ADC采集板采用10Gsps的ADC采集板。
满足高速数据的10Gsps采样率。
进一步地，所述DA模拟板采用8Gsps的DA模拟板。
满足高速数据的8Gsps回放速率。
实施例5：
在实施例4的基础上，结合图1-4所示，所述扩展模块、DA模拟板、第一存储模块、第一ADC采集板、第二存储模块、第二ADC采集板、时钟同步板及计算机板卡之间通过高速串行总线相连接的关系如表1所示，
表1模块连接关系表
所述计算机板卡具有如下特性：
2.0GHz以上Intel CoreTM i7处理器；Intel QM57以上芯片组；支持8GB DDR3-1600ECC内存；VPX接口：1个×4PCI Express链路；支持VGA或DVI显示接口；支持板载硬盘，容量1TB；3个USB2.0接口；2个RS232/422/485串口；2个千兆网络接口；支持操作系统：Windows7；计算机板卡通过千兆以太网和PCIeX4控制ADC采集板、通过PCIeX4控制DA模拟板和通过千兆以太网控制扩展模块；计算机板卡输出的I2C总线和RS485总线连接到所有插槽位，可对各模块进行控制和状态信息的读取。
所述ADC采集板具有如下特性：
全功率输入带宽：≤3.0GHz；采样率：单通道最高10Gsps(由两片5Gsps的ADC采集芯片交错采样完成，模拟信号二功分器允许外置)；采样位数：10bit；支持两张ADC采集板同步功能；主板：XC6VLX550T-2FFG1759C或XC6VSX315T-2FFG1759I；具有RS232或RS485控制接口；规格：标准6U宽；VPX接口：实现与存储模块的互联；ADC采集板的ADC采集芯片采用EV10AQ190器件，实现高速模数转换。该器件内置可程控的交叉模拟开关，支持4通道1.25GHz/10bit、2通道2.5GHz/10bit和1通道5GHz/10bit等工作模式，工作在1通道5GHz/10bit，要想进行10GHz的交错采样，则需要外接一个二功分器。二功分器的输入接被测模拟信号，二功分器的输出接到ADC采集板的两个ADC子卡。在4通道工作模式，时钟同步板向两张ADC采集卡的4片ADC子卡提供独立的同步信号和独立的采样时钟信号。时钟信号和同步信号需要相参(coherent signal)。每个输入通道的信号带宽最大3GHz，有效位数最高9位，无杂散动态(SFDR)为-68dBc，而且每个通道的工作模式、增益、偏置、频响、幅度-相位、延迟、噪声和抖动和输入阻抗等参数都可以通过SPI串行接口编程控制，实现调整，从而确保四个通道交错采样时保证一致性。
所述时钟同步板具有如下特性：
支持外部参考时钟输入10MHz/100MHz，时钟同步板经过PLL锁相后输出2.5GHz的时钟用于ADC采样板；支持外部ADC采样时钟输入：400MHz～2.5GHz；给ADC采集板提供时钟、同步信号；时钟同步板经过PLL锁相后输出4GHz的时钟用于DA模拟板输出；时钟同步板的板载时钟锁相环电路可提供ADC采样时钟、各路GTX工作时钟、FPGA需要的其它时钟。PLL的参考可来自于前面板SMA连接器或背板25MHz参考时钟。时钟同步板通过背板连接器发送ADC采集板的采样时钟、同步信号到ADC板卡，启动第一ADC采集板和第二ADC采集板同步工作。
所述DA模拟板具有如下特性：
DAC：单通道，采样率：不低于8Gsps，转换位数：12bits；DAC子卡采用MD662H系列；DAC FPGA母板：XC6VLX550T-2FFG1759C或XC6VSX315T-2FFG1759I；具有RS232或RS485接口；规格：标准6U宽；VPX接口：实现与ADC采集板、存储模块的互联，可完成存储板数据的回放；支持外部时钟输入：0.5GHz～4GHz；
所述存储模块采用2TB存储容量，2.5GB/s存储速率的存储设备，具有存储、回放功能；存储控制、传输协议及所需数据传输接口数量可自定。
单个ADC采集板进行数据采集和存储：
系统启动数据采集后，经过第一ADC采集板上的FPGA预处理，速率降低到2.5GB/s；第一ADC采集板上FPGA有2组RocktIO接口连接到第一存储模块，另有2组RocktIO接口连接到第二存储模块。FPGA内对两组数据进行平均分发到两张存储板，完成了数据采集-数据存储或者系统启动数据采集后，经过第二ADC采集板上的FPGA预处理，速率降低到1.25GB/s。第一ADC采集板和第二ADC采集板有20对LVDS相连，速率可达625MHz。采用16bit数据总线同步SDR模式数据传输时，带宽可到1.25GB/s。第二ADC采集板把数据发送给第一ADC采集板，第一ADC采集板通过4组RocktIO接口存储到第一存储模块。
两个ADC采集板同步数据采集：
第一ADC采集板和第二ADC采集板的同步信号是通过时钟同步板提供的，对于ADC采集板上的每片ADC采集芯片，提供有SYNC和采样时钟信号。对于DA模拟板上的DAC子卡，只提供参考信号，DAC子卡自行产生所需要的时钟信号。当进行ADC采集板同步采集时：计算机板卡通过VPX背板下发命令到时钟同步板，再发送采集命令到第一ADC采集板和第二ADC采集板，此时ADC采集板开始同步校验，如果校验失败则把信息反馈到时钟同步板，时钟同步板调整ADC采集板的时钟和同步信号相位，此时ADC采集板再次同步校验，直到时钟模块产生到合适时钟和同步信号相位为止。ADC采集板将采集到的数据，进行处理后通过VPX背板的高速串行总线传输到存储模块里面存储。
数据回放：
第一ADC采集板读取存储模块指定地址的数据，通过4组RocktIO发送给DA模拟板，DAC子卡完成数据回放。
计算机板卡读取存储板中的数据：
系统启动数据读取后，第一ADC采集板读取存储模块指定地址的数据并传送到计算机板卡。
以上所述，仅是本实用新型的较佳实施例，并非对本实用新型做任何形式上的限制，凡是依据本实用新型的技术实质对以上实施例所作的任何简单修改、等同变化，均落入本实用新型的保护范围之内。