本申请涉及一种数字逻辑电路及微处理器。
背景技术：
：：数字逻辑运算在数字系统中有着广泛的应用，它是进行高速计算，特别是信号处理等方面应用时不可或缺的。尤其是在高性能微处理器、数字信号处理器、图形图像系统、科学计算以及某些特定数据处理设备中更是不可或缺的组成部分，有着举足轻重的地位。传统的数字逻辑实现方法可分成两类：平面逻辑法和时域法。平面逻辑法，即用纯逻辑门来实现复杂的逻辑，如此，所有的逻辑门可以实现并行操作，具有运算速度快、效率高等优点。不过，每一种逻辑实现都是针对特定的逻辑特性而设计的，很难被重复使用。况且，如果存在有错误，整个逻辑的实现必须重新设计。为了克服重复使用和错误修复的缺陷，具有可编程功能的可编程逻辑器件(programmablelogicdevice，简称为pld)就应运而生。可编程逻辑器件是作为一种通用集成电路产生的，他的逻辑功能按照用户对器件编程来确定，特别是fpga芯片(field-programmablegatearray，即现场可编程门阵列)为其中的代表，fpga芯片中包含有大量的逻辑单元(logicelement，简称为le)，用户可以通过对这些逻辑单元的自由组合以实现不同的逻辑电路功能，在实现数字逻辑时，事先将相应的结果(例如，输入与输出的对应关系等)烧录至存储单元内形成查找表(look-up-table，简称为lut)，从而在相同的电路情况下实现了不同的逻辑功能，由于基于lut的fpga具有很高的集成度，其器件密度从数万门到数千万门不等，可以完成极其复杂的数字逻辑电路功能，所以适用于高速、高密度的高端数字逻辑电路设计领域。不过，以fpga为代表的可编程逻辑器件存在一些明显不足，例如：高度定制性，存储空间有限、程序可扩展性及可移植性不佳等，特别地，如上所述，fpga所实现的数字逻辑是有赖于lut的建立，因此，要实现所需的数字逻辑，在实际应用中，fpga会存在冗余逻辑电路(fpga中某些逻辑单元中的某些部分经常不会被使用甚至可能从不被使用)，导致成本较高，而且也带来了一定的功耗问题。时域法，即通过时域方法实现数字逻辑。以最常见的中央处理单元(centralprocessingunit，简称为cpu)为例，cpu把复杂的逻辑分成许多小的任务，而每个任务又都可以用某个(些)指令集完成，因此，复杂的工作可以由软件来实现。该方法的好处是，只要cpu速度够快，就可以完成复杂的工作。此外，由于是使用软件来实现逻辑，因此，可以通过修改软件来改变逻辑实现。但是，cpu处理需要软件中断来驱动完成，受限于cpu这种架构，即使cpu速度够快，在软件运行时仍可能存在实时性等问题。技术实现要素：鉴于以上所述相关技术的缺失，本申请的目的在于公开一种数字逻辑电路和微处理器，用于解决相关技术中采用单一的数字逻辑实现方式所产生的问题。为实现上述目的及其他目的，本申请的第一方面公开一种数字逻辑电路，包括：多路输入选择单元，用于接收多路输入信号并选择所述多路输入信号中的至少一路输入信号的输出路径；可编程逻辑单元，用于在所述多路输入选择单元选择所述至少一路输入信号为第一输出路径时接收所述至少一路输入信号并根据编程信息执行数字逻辑功能；数据处理单元，用于在所述多路输入选择单元选择所述至少一路输入信号为第二输出路径时接收所述至少一路输入信号并调用逻辑控制程序执行数字逻辑操作；寄存单元，存储有所述可编程逻辑单元的操作结果和所述数据处理单元的操作结果中的至少一者；二路选通单元，用于输出一选择信号以有选择地为所述可编程逻辑单元或所述数据处理单元进行信号连接以令信号连接的所述可编程逻辑单元或所述数据处理单元对所述寄存单元执行操作；以及多路输出选择单元，用于根据所述寄存单元的存储信息产生多路输出信号。在本申请第一方面的某些实施方式中，所述可编程逻辑单元采用现场可编程门阵列fpga或复杂可编程逻辑器件cpld。在本申请第一方面的某些实施方式中，所述二路选通单元包括多个二路复用器，其中，所述二路选通单元中的每一个二路复用器均包括二输入端、一输出端、以及一控制端，其中，所述二输入端分别与所述可编程逻辑单元和所述数据处理单元连接，所述输出端与所述寄存单元连接，所述控制端与所述控制逻辑单元连接。在本申请第一方面的某些实施方式中，所述数据处理单元包括：控制及计算模块，与所述多路输入选择单元和所述二路选通单元连接；指令存储模块，与所述控制及计算模块连接；数据存储模块，与所述控制及计算模块连接。在本申请第一方面的某些实施方式中，所述指令存储模块为静态随机存取存储模块sram、动态随机存取存储模块dram、或闪存flash。在本申请第一方面的某些实施方式中，所述数据存储模块为静态随机存取存储模块sram、动态随机存取存储模块dram、或闪存flash。在本申请第一方面的某些实施方式中，所述的控制及计算模块、指令存储模块、数据存储模块、以及寄存单元集成于同一芯片上。在本申请第一方面的某些实施方式中，所述寄存单元为静态随机存取存储模块sram、动态随机存取存储模块dram、或闪存flash。在本申请第一方面的某些实施方式中，所述数字逻辑电路还包括控制逻辑单元，与所述多路输入选择单元和所述寄存单元连接，用于根据所述多路输入选择单元的输入信号和所述寄存单元的存储信息中的至少一者而产生供控制所述二路选通单元的控制信号；在本申请第一方面的某些实施方式中，所述数字逻辑电路还包括与所述控制逻辑单元连接的计数单元，以令所述控制逻辑单元根据所述计数单元的计数结果而产生供控制所述二路选通单元的控制信号。在本申请第一方面的某些实施方式中，所述计数单元包括多个计数器。在本申请第一方面的某些实施方式中，所述控制逻辑单元与所述多路输出选择单元连接，用于监测所述多路输出选择单元的输出信号。在本申请第一方面的某些实施方式中，所述数字逻辑电路还包括系统时钟管理单元，用于产生系统时钟信号并将所述系统时钟信号传输至所述数据处理单元、所述寄存单元、以及所述控制逻辑单元。本申请的第二方面公开一种微处理器，包括如前所述的数字逻辑电路。本申请公开一种数字逻辑电路和带有该数字逻辑电路的微处理器，将可编程逻辑单元和数据处理单元结合在一起，从而可发挥基于可编程逻辑单元的平面逻辑控制技术和基于数据处理单元的时域逻辑控制技术的优点，提高了电路的灵活性，节省成本且确保实时性，降低能耗。附图说明图1显示为本申请数字逻辑电路在一实施例中的结构示意图。图2显示为本申请数字逻辑电路在另一实施例中的结构示意图。图3显示为本申请数字逻辑电路在又一实施例中的结构示意图。图4显示为本申请数字逻辑电路在再一实施例中的结构示意图。具体实施方式以下由特定的具体实施例说明本申请的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本申请的其他优点及功效。在下述描述中，参考附图，附图描述了本申请的若干实施例。应当理解，还可使用其他实施例，并且可以在不背离本公开的精神和范围的情况下进行组成以及操作上的改变。下面的详细描述不应该被认为是限制性的，并且本申请的实施例的范围仅由本申请的专利的权利要求书所限定。这里使用的术语仅是为了描述特定实施例，而并非旨在限制本申请。虽然在一些实例中术语第一、第二等在本文中用来描述各种元素，但是这些元素不应当被这些术语限制。这些术语仅用来将一个元素与另一个元素进行区分。例如，第一预设阈值可以被称作第二预设阈值，并且类似地，第二预设阈值可以被称作第一预设阈值，而不脱离各种所描述的实施例的范围。第一预设阈值和预设阈值均是在描述一个阈值，但是除非上下文以其他方式明确指出，否则它们不是同一个预设阈值。再者，如同在本文中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文中有相反的指示。应当进一步理解，术语“包含”、“包括”表明存在所述的特征、步骤、操作、元素、组件、项目、种类、和/或组，但不排除一个或多个其他特征、步骤、操作、元素、组件、项目、种类、和/或组的存在、出现或添加。此处使用的术语“或”和“和/或”被解释为包括性的，或意味着任一个或任何组合。因此，“a、b或c”或者“a、b和/或c”意味着“以下任一个：a；b；c；a和b；a和c；b和c；a、b和c”。仅当元素、功能、步骤或操作的组合在某些方式下内在地互相排斥时，才会出现该定义的例外。数字逻辑运算在数字系统中有着广泛的应用，一般地，数字逻辑实现方法采用基于可编程逻辑器件的平面逻辑控制技术和基于数据处理单元的时域逻辑控制技术，但是，采用单一技术均会产生一些缺失。例如：在基于可编程逻辑器件的平面逻辑控制技术中，可编程逻辑器件所实现的数字逻辑是有赖于预先建立逻辑电路及其可编程信息，因此，可编程逻辑器件存在冗余逻辑电路，导致成本较高。而在基于数据处理单元的时域逻辑控制技术中，各个任务按时序依序完成，存在实时性等问题。有鉴于此，本申请人创造性地设想出一个全新的架构去实现完整的逻辑，公开一种数字逻辑电路、微处理器及逻辑处理方法，将可编程逻辑器件和数据处理单元结合在一起，从而可发挥基于可编程逻辑器件的平面逻辑控制技术中并行逻辑快速效率和基于数据处理单元的时域逻辑控制技术中可编程性和灵活性的优点。请参阅图1，显示为本申请的数字逻辑电路在一实施例中的结构示意图。如图1所示，本申请数字逻辑电路可包括：多路输入选择单元11、可编程逻辑单元12、数据处理单元13、寄存单元14、二路选通单元15、以及多路输出选择单元16。多路输入选择单元11用于接收多路输入信号并选择所述多路输入信号中的至少一路输入信号的输出路径。在本实施例中，多路输入选择单元11具有多个输入端和至少两个输出端，例如，多路输入选择单元11的某一个输出端与可编程逻辑单元12连接，多路输入选择单元11的某一个输出端与数据处理单元13连接，这样，多路输入选择单元11接收多路输入信号并可为接收的输入信号选择输出至可编程逻辑单元12的第一输出路径或选择输出至数据处理单元13的第二输出路径。在实际应用中，以多路输入选择单元11可选择地连接可编程逻辑单元12和数据处理单元13为例，多路输入选择单元11内可包括多对二的切换开关，实现电路的切换。可编程逻辑单元12与多路输入选择单元11连接，用于对接收的输入信号执行数字逻辑功能。在本实施例中，可编程逻辑单元12在多路输入选择单元11选择所述至少一路输入信号为第一输出路径时接收所述至少一路输入信号，根据编程信息执行数字逻辑功能。可编程逻辑单元12为具有可编程功能的可编程逻辑器件(programmablelogicdevice，简称为pld)。可编程逻辑器件是厂商作为一种通用型器件生产的半定制逻辑芯片，其逻辑功能按照用户对器件编程来确定，该芯片实质上是门阵列及标准单元设计技术的延伸和发展。在某些实施方式中，可编程逻辑单元12可采用复杂可编程逻辑器件(complexprogrammablelogicdevice，简称为cpld)。cpld芯片主要是由可编程逻辑宏单元(mc，macrocell)围绕中心的可编程互连矩阵单元组成，其中，mc结构较复杂，并具有i/o单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的逻辑功能。在某些实施方式中，可编程逻辑单元12可采用现场可编程门阵列(field-programmablegatearray，简称为fpga)。fpga芯片中包含有大量的逻辑单元(logicelement，简称为le)，用户可以通过对这些逻辑单元的自由组合以实现不同的逻辑电路功能，在实现数字逻辑时，事先将相应的结果(例如，输入与输出的对应关系等)烧录至存储单元内形成查找表(look-up-table，简称为lut)，从而在相同的电路情况下实现了不同的逻辑功能，由于基于lut的fpga具有很高的集成度，其器件密度从数万门到数千万门不等，可以完成极其复杂的数字逻辑电路功能，适用于高速且实时性强、高密度的高端数字逻辑电路设计领域。数据处理单元13与多路输入选择单元11连接，用于对接收的输入信号执行数字逻辑功能。在本实施例中，可编程逻辑单元12在多路输入选择单元11选择所述至少一路输入信号为第二输出路径时接收所述至少一路输入信号，调用逻辑控制程序执行数字逻辑操作。在本实施例中，数据处理单元13可采用具有逻辑运算、数据存储以及控制的微处理器。以最常见的中央处理单元(centralprocessingunit，简称为cpu)为例，cpu把复杂的逻辑分成许多小的任务，而每个任务又都可以用某个(些)指令集完成，因此，复杂的工作可以由软件来实现。该方法的好处是，只要cpu速度够快，就可以完成复杂的工作。此外，由于是使用软件来实现逻辑，因此，可以通过修改软件来改变逻辑实现。寄存单元14通过二路选通单元15与可编程逻辑单元12和数据处理单元13连接，用于存储可编程逻辑单元12的操作结果和数据处理单元13的操作结果中的至少一者。在某些实施方式中，当通过二路选通单元15使得寄存单元14与可编程逻辑单元12连接时，可编程逻辑单元12根据编程信息执行数字逻辑功能的操作结果可存储至寄存单元14内。在某些实施方式中，当通过二路选通单元15使得寄存单元14与数据处理单元13连接时，数据处理单元13调用逻辑控制程序执行数字逻辑操作的操作结果可存储至寄存单元14内。在实际应用中，寄存单元14可例如为静态随机存取存储模块sram、动态随机存取存储模块dram、或闪存flash。二路选通单元15位于可编程逻辑单元12、数据处理单元13与寄存单元14之间，用于输出一选择信号以有选择地为可编程逻辑单元12或数据处理单元13进行信号连接以令信号连接的可编程逻辑单元12或数据处理单元13对寄存单元14执行操作。在本实施例中，二路选通单元15可包括多个二路复用器，其中，所述二路选通单元中的每一个二路复用器均包括二输入端、一输出端、以及一控制端，其中，所述二输入端分别与可编程逻辑单元12和数据处理单元13连接，所述输出端与寄存单元14连接，所述控制端用于接收控制指令。多路输出选择单元16与寄存单元14连接，用于根据寄存单元14的存储信息产生多路输出信号。本实施例中的数字逻辑电路还可包括系统时钟管理单元(未在图式中显示)，所述系统时钟管理单元可与数据处理单元13和寄存单元14连接，用于产生系统时钟信号并将所述系统时钟信号传输至数据处理单元13和寄存单元14。如图1所示实施例中的数字逻辑电路，将可编程逻辑单元12和数据处理单元13结合在一起，可利用可编程逻辑单元12根据编程信息执行数字逻辑功能以及利用数据处理单元13调用逻辑控制程序执行数字逻辑操作，从而可发挥基于可编程逻辑单元12的平面逻辑控制技术和基于数据处理单元13的时域逻辑控制技术的优点，提高了电路的灵活性，节省成本且确保实时性，降低能耗。其实，图1所示的数字逻辑电路可作其他变化，如图2所示，为本申请数据逻辑电路在另一实施例中的结构示意图。如图2所示，本实施例中的数字逻辑电路可包括：多路输入选择单元11、可编程逻辑单元12、数据处理单元13、寄存单元14、二路选通单元15、控制逻辑单元17、以及多路输出选择单元16。与图1中的数字逻辑电路相比，在图2所示的数字逻辑电路中，还包括了控制逻辑单元17。控制逻辑单元17与多路输入选择单元11和寄存单元14连接，用于根据多路输入选择单元11的输入信号和寄存单元14的存储信息中的至少一者而产生供控制二路选通单元15的控制信号。具体地，控制逻辑单元17可被设定为选择性地监测多路输入选择单元11接收的多路输入信号、或者是选择性地监测寄存单元14内的存储信息、或者是同时监测路输入选择单元11接收的多路输入信号和监测寄存单元14内的存储信息。在某些实施方式中，控制逻辑单元17对多路输入选择单元11接收的输入信号的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输入选择单元11接收的输入信号的逻辑进行判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。在某些实施方式中，控制逻辑单元17对寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；控制逻辑单元17对寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态的逻辑进行判断，在满足另外某一(些)特定的状态时，就向二路选通单元发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。实际上，如图2所示，控制逻辑单元17除了与多路输入选择单元11和寄存单元14连接之外，还与多路输出选择单元16连接，用于监测多路输出选择单元16的输出信号。例如，在某些实施方式中，控制逻辑单元17对多路输出选择单元16的输出信号的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输出选择单元16的输出信号的逻辑进行判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。再者，如图2所示，在某些实施方式中，控制逻辑单元17对多路输入选择单元11接收的输入信号、寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态、以及多路输出选择单元16的输出信号进行综合逻辑判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输入选择单元11接收的输入信号、寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态、以及多路输出选择单元16的输出信号进行综合逻辑判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。进一步地，图1所示的数字逻辑电路可作其他变化，如图3所示，为本申请数据逻辑电路在又一实施例中的结构示意图。如图3所示，本实施例中的数字逻辑电路可包括：多路输入选择单元11、可编程逻辑单元12、数据处理单元13、寄存单元14、二路选通单元15、控制逻辑单元17、计数单元18、以及多路输出选择单元16。与图1中的数字逻辑电路相比，在图3所示的数字逻辑电路中，还包括了控制逻辑单元17和计数单元18。控制逻辑单元17可选择性地与多路输入选择单元11、寄存单元14、计数单元18、以及多路输出选择单元16连接，用于根据多路输入选择单元11的输入信号、寄存单元14的存储信息中、计数单元18的计数结果、以及多路输出选择单元16的输出信号中的至少一者而产生供控制二路选通单元15的控制信号。计数单元18是通过计数来实现计时功能。在本实施例中，计数单元18可包括多个计数器。在实际应用中，控制逻辑单元17可被设定为选择性地监测多路输入选择单元11接收的多路输入信号、寄存单元14内的存储信息、计数单元18的计数结果、以及多路输出选择单元16产生的多路输出信号中的一个或多个。在某些实施方式中，控制逻辑单元17对多路输入选择单元11接收的输入信号的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输入选择单元11接收的输入信号的逻辑进行判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。在某些实施方式中，控制逻辑单元17对寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；控制逻辑单元17对寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态的逻辑进行判断，在满足另外某一(些)特定的状态时，就向二路选通单元发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。在某些实施方式中，控制逻辑单元17对计数单元18的计数结果进行逻辑判断，在满足某一(些)特定的状态(例如满足第一计时设定)时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内。控制逻辑单元17对计数单元18的计数结果进行逻辑判断，在满足另外某一(些)特定的状态(例如满足第二计时设定)时，控制逻辑单元17就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。由此，利用计数单元18，可实现定时地选择数据处理单元13执行数字逻辑操作，同样也能达到可编程逻辑单元12和数据处理单元13都能对寄存单元14进行操作的目的。在某些实施方式中，控制逻辑单元17对多路输出选择单元16的输出信号的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输出选择单元16的输出信号的逻辑进行判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。再者，如图3所示，在某些实施方式中，控制逻辑单元17对多路输入选择单元11接收的输入信号，寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态，计数单元18的计数结果，以及多路输出选择单元16的输出信号，进行综合逻辑判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输入选择单元11接收的输入信号，寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态，计数单元18的计数结果，以及多路输出选择单元16的输出信号，进行综合逻辑判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。在图3所示实施例中的数字逻辑电路还可包括系统时钟管理单元(未在图式中显示)，与数据处理单元13、寄存单元14、以及控制逻辑单元17连接，用于产生系统时钟信号并将所述系统时钟信号传输至数据处理单元13、寄存单元14、以及控制逻辑单元17。如图2和图3所示实施例中的数字逻辑电路，将可编程逻辑单元12和数据处理单元13结合在一起，同时由控制逻辑单元1可采用多渠道的监测方式来有选择地为所述可编程逻辑单元或所述数据处理单元进行信号连接以令信号连接的所述可编程逻辑单元或所述数据处理单元对所述寄存单元执行数字逻辑操作，达到可编程逻辑单元12和数据处理单元13都能对寄存单元14进行操作的目的，可发挥基于可编程逻辑单元12的平面逻辑控制技术和基于数据处理单元13的时域逻辑控制技术的优点，提高了电路的灵活性，节省成本且确保实时性，降低能耗。请参阅图4，显示为本申请实施例中的数字逻辑电路可包括：多路输入选择单元11、可编程逻辑单元12、数据处理单元13、寄存单元14、二路选通单元15、控制逻辑单元17、计数单元18、以及多路输出选择单元16。多路输入选择单元11用于接收多路输入信号并选择所述多路输入信号中的至少一路输入信号的输出路径。在本实施例中，多路输入选择单元11具有多个输入端和至少两个输出端，例如，多路输入选择单元11的某一个输出端与可编程逻辑单元12连接，多路输入选择单元11的某一个输出端与数据处理单元13连接，这样，多路输入选择单元11接收多路输入信号并可为接收的输入信号选择输出至可编程逻辑单元12的第一输出路径或输出至数据处理单元13的第二输出路径。在实际应用中，以多路输入选择单元11可选择地连接可编程逻辑单元12和数据处理单元13为例，多路输入选择单元11内可包括多对二的切换开关，实现电路的切换。可编程逻辑单元12与多路输入选择单元11连接，用于对接收的输入信号执行数字逻辑功能。在本实施例中，可编程逻辑单元12在多路输入选择单元11选择所述至少一路输入信号为第一输出路径时接收所述至少一路输入信号，根据编程信息执行数字逻辑功能。可编程逻辑单元12为具有可编程功能的可编程逻辑器件(programmablelogicdevice，简称为pld)。在某些实施方式中，可编程逻辑单元12可采用复杂可编程逻辑器件(complexprogrammablelogicdevice，简称为cpld)。cpld芯片主要是由可编程逻辑宏单元(mc，macrocell)围绕中心的可编程互连矩阵单元组成，其中，mc结构较复杂，并具有i/o单元互连结构，可由用户根据需要生成特定的电路结构，完成一定的逻辑功能。在某些实施方式中，可编程逻辑单元12可采用现场可编程门阵列(field-programmablegatearray，简称为fpga)。fpga芯片中包含有大量的逻辑单元(logicelement，简称为le)，用户可以通过对这些逻辑单元的自由组合以实现不同的逻辑电路功能，在实现数字逻辑时，事先将相应的结果(例如，输入与输出的对应关系等)烧录至存储单元内形成查找表(look-up-table，简称为lut)，从而在相同的电路情况下实现了不同的逻辑功能，由于基于lut的fpga具有很高的集成度，其器件密度从数万门到数千万门不等，可以完成极其复杂的数字逻辑电路功能，适用于高速且实时性强、高密度的高端数字逻辑电路设计领域。数据处理单元13与多路输入选择单元11连接，用于对接收的输入信号执行数字逻辑功能。在本实施例中，可编程逻辑单元12在多路输入选择单元11选择所述至少一路输入信号为第二输出路径时接收所述至少一路输入信号，调用逻辑控制程序执行数字逻辑操作。在本实施例中，数据处理单元13可采用具有逻辑运算、数据存储以及控制的微处理器。以最常见的中央处理单元(centralprocessingunit，简称为cpu)为例，cpu把复杂的逻辑分成许多小的任务，而每个任务又都可以用某个(些)指令集完成，因此，复杂的工作可以由软件来实现。该方法的好处是，只要cpu速度够快，就可以完成复杂的工作。此外，由于是使用软件来实现逻辑，因此，可以通过修改软件来改变逻辑实现。如图4所示，数据处理单元13更可包括：控制及计算模块131、指令存储模块133、以及数据存储模块135，其中，控制及计算模块131与多路输入选择单元11和二路选通单元15连接，指令存储模块133与控制及计算模块131连接，数据存储模块135与控制及计算模块131连接。在某些实施方式中，指令存储模块133为静态随机存取存储模块sram、动态随机存取存储模块dram、或闪存flash，数据存储模块135为静态随机存取存储模块sram、动态随机存取存储模块dram、或闪存flash。寄存单元14通过二路选通单元15与可编程逻辑单元12和数据处理单元13连接，用于存储可编程逻辑单元12的操作结果和数据处理单元13的操作结果中的至少一者。在某些实施方式中，当通过二路选通单元15使得寄存单元14与可编程逻辑单元12连接时，可编程逻辑单元12根据编程信息执行数字逻辑功能的操作结果可存储至寄存单元14内。在某些实施方式中，当通过二路选通单元15使得寄存单元14与数据处理单元13连接时，数据处理单元13调用逻辑控制程序执行数字逻辑操作的操作结果可存储至寄存单元14内。在实际应用中，寄存单元14可例如为静态随机存取存储模块sram、动态随机存取存储模块dram、或闪存flash。在某些实施方式中，寄存单元14可与数据处理单元13中的控制及计算模块131、指令存储模块133、以及数据存储模块135集成于同一芯片上，提高器件的集成度，在这种实施方式中，寄存单元14即为该集成的芯片上的内部寄存器。二路选通单元15位于可编程逻辑单元12、数据处理单元13与寄存单元14之间，用于输出一选择信号以有选择地为可编程逻辑单元12或数据处理单元13进行信号连接以令信号连接的可编程逻辑单元12或数据处理单元13对寄存单元14执行操作。在本实施例中，二路选通单元15可包括多个二路复用器，其中，所述二路选通单元中的每一个二路复用器均包括二输入端、一输出端、以及一控制端，其中，所述二输入端分别与可编程逻辑单元12和数据处理单元13中的控制及计算模块131连接，所述输出端与寄存单元14连接，所述控制端与控制逻辑单元17连接，用于接收由控制逻辑单元17输出的控制指令。多路输出选择单元16与寄存单元14连接，用于根据寄存单元14的存储信息产生多路输出信号。计数单元18是通过计数来实现计时功能。在本实施例中，计数单元18可包括多个计数器。控制逻辑单元17可选择性地与多路输入选择单元11、寄存单元14、计数单元18、以及多路输出选择单元16连接，用于根据多路输入选择单元11的输入信号、寄存单元14的存储信息中、计数单元18的计数结果、以及多路输出选择单元16的输出信号中的至少一者而产生供控制二路选通单元15的控制信号。在实际应用中，控制逻辑单元17可被设定为选择性地监测多路输入选择单元11接收的多路输入信号、寄存单元14内的存储信息、计数单元18的计数结果、以及多路输出选择单元16产生的多路输出信号中的一个或多个。在某些实施方式中，控制逻辑单元17对多路输入选择单元11接收的输入信号的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的控制及计算模块131调用指令存储模块133内的逻辑控制程序和数据存储模块135内的数据执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输入选择单元11接收的输入信号的逻辑进行判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。在某些实施方式中，控制逻辑单元17对寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的控制及计算模块131调用指令存储模块133内的逻辑控制程序和数据存储模块135内的数据执行数字逻辑操作，并将操作结果存储至寄存单元14内；控制逻辑单元17对寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。在某些实施方式中，控制逻辑单元17对计数单元18的计数结果进行逻辑判断，在满足某一(些)特定的状态(例如满足第一计时设定)时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的控制及计算模块131调用指令存储模块133内的逻辑控制程序和数据存储模块135内的数据执行数字逻辑操作，并将操作结果存储至寄存单元14内；控制逻辑单元17对计数单元18的计数结果进行逻辑判断，在满足另外某一(些)特定的状态(例如满足第一计时设定)时，控制逻辑单元17就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。由此，利用计数单元18，可实现定时地选择数据处理单元13执行数字逻辑操作，同样也能达到可编程逻辑单元12和数据处理单元13都能对寄存单元14进行操作的目的。在某些实施方式中，控制逻辑单元17对多路输出选择单元16的输出信号的逻辑进行判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的控制及计算模块131调用指令存储模块133内的逻辑控制程序和数据存储模块135内的数据执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输出选择单元16的输出信号的逻辑进行判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。再者，在某些实施方式中，控制逻辑单元17对多路输入选择单元11接收的输入信号，寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态，计数单元18的计数结果，以及多路输出选择单元16的输出信号，进行综合逻辑判断，在满足某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为数据处理单元13进行信号连接，使得信号连接的数据处理单元13调用逻辑控制程序执行数字逻辑操作，并将操作结果存储至寄存单元14内；反之，控制逻辑单元17对多路输入选择单元11接收的输入信号，寄存单元14所存储的逻辑组合状态发生变化且变化后的逻辑组合状态，计数单元18的计数结果，以及多路输出选择单元16的输出信号，进行综合逻辑判断，在满足另外某一(些)特定的状态时，就向二路选通单元15发送控制信号，令二路选通单元15根据所述控制信号输出一选择信号以有选择地为可编程逻辑单元12进行信号连接，使得信号连接的可编程逻辑单元12根据编程信息执行数字逻辑功能，并将操作结果存储至寄存单元14内。本申请还公开了一种微处理器，所述微处理器包括如前各个实施例所示的数字逻辑电路。配置有前述数字逻辑电路的微处理器不仅可实现可编程逻辑单元和数据处理单元两者都能对逻辑状态寄存单元执行逻辑操作的目的，而且其本身为芯片级技术，大大提高了芯片的集成度，芯片设计合理，结构简单，减小芯片面体，同时降低了芯片的开发难度和芯片的成本，具有广阔的市场前景。上述实施例仅例示性说明本申请的原理及其功效，而非用于限制本申请。任何熟悉此技术的人士皆可在不违背本申请的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属
技术领域：
：中具有通常知识者在未脱离本申请所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本申请的权利要求所涵盖。当前第1页12当前第1页12