一种自适应并行时钟序列检测装置及方法与流程

本发明属于时钟序列检测技术领域，尤其是涉及一种自适应并行时钟序列检测装置及方法。

背景技术：

rapidio技术主要面向高性能嵌入式系统的互联通信，比以太网的传输效率更高。而且由于rapidio路由、交换、容错纠错、使用方便性上有较完善的考虑，可以实现基于硬件的高性能可靠数据传输。

pciexpress(pcie)是一种能够应用于移动设备、台式电脑、工作站、服务器、嵌入式计算和通信平台等所有周边i/o设备互联的总线。

二者均可以使用串行链路进行高速传输。两种协议物理层具有极高相似度，可抽象为由串行解串pma(physicalmediaattachment物理介质附件层)层和pcs(physicalcodingsub-layer物理编码子层)层构成的模型。如图1所示。

在接收侧pcs中为消除发送端与接收端时钟相位差，二协议均设计有弹性缓存模块。如图2。弹性缓存设计可分为：时钟补偿序列检测、指针控制、同步单元、阈值检测、存储器。如图3。弹性缓存通过指针控制来添加或删除某特定序列来达到时钟补偿的目的。rapidio协议时钟补偿序列是按照8b/10b编码表中特定码字组合而成。码字组合序列为|k||r||r||r|。pcie协议时钟补偿序列被成为skip序集，由一个com字符和后面三个skp字符组成。无论rapidio的|k||r||r||r|组合，还是pcieskip序集，都是按照8b/10b编码组合而成。如图4。

在当前时钟补偿序列检测设计、实现中，均采用对单一协议的匹配，并未考虑硬件对协议的兼容性情况。因此，当发生协议变换时，则需要时钟补偿序列检测重新设计。硬件结构无法重复使用，浪费设计时间与人力。

技术实现要素：

有鉴于此，本发明旨在提出一种自适应并行时钟序列检测装置，以解决上述背景技术中提到的问题。

为达到上述目的，本发明的技术方案是这样实现的：

一种自适应并行时钟序列检测装置，包括时钟序列输入端，所述时钟序列输入端并行连接第一选通器和第二选通器的输入端，所述第一选通器的输出端连接pcie时钟序列检测单元的输入端，所述第二选通器的输出端连接rapidio时钟序列检测单元的输入端；

所述pcie时钟序列检测单元的输出端一方面连接第三选通器的输入端，用于输出检测数据，另一方面连接第一逻辑电路，通过第一逻辑电路产生pcie协议指示信号，所述第一逻辑电路的输出端一方面通过第二反相器连接rapidio时钟序列检测单元的输入端，另一方面连接第二选通器的控制输入端；

所述rapidio时钟序列检测单元的输出端一方面连接第三选通器的输入端，用于输出检测数据，另一方面连接第二逻辑电路，通过第二逻辑电路产生rapidio协议指示信号，所述第二逻辑电路的输出端一方面通过第一反相器连接pcie时钟序列检测单元的输入端，另一方面连接第一选通器的控制输入端；

所述第一逻辑电路的输出端还连接第三或门电路的第一输入端，所述第二逻辑电路的输出端还通过第三反相器连接第三或门电路的第二输入端，所述第三或门电路的输出端连接第三选通器的控制输入端。

进一步的，所述第一逻辑电路包括第一或门电路和第一d触发器，所述第一或门电路的第一输入端连接pcie时钟序列检测单元的输出端，所述第一或门电路的输出端连接第一d触发器的时钟信号输入端，所述第一d触发器的输出端连接第一或门电路的第二输入端。

进一步的，所述第二逻辑电路包括第二或门电路和第二d触发器，所述第二或门电路的第一输入端连接rapidio时钟序列检测单元的输出端，所述第二或门电路的输出端连接第二d触发器的时钟信号输入端，所述第二d触发器的输出端连接第二或门电路的第二输入端。

进一步的，所述第一选通器和第二选通器输出的数据信号频率相同。

进一步的，所述第一选通器和第二选通器均为二选一选通器。

相对于现有技术，本发明所述的一种自适应并行时钟序列检测装置具有以下优势：

(1)本发明能够实现并行检测rapidio和pcie两种协议时钟补偿序列，根据不同的时钟补偿序列自行选择检测模块并且同时关闭非当前协议检测模块，阻断非当前协议检测模块输入，避免数据流中出现另一协议时钟补偿序列的小概率事件造成的影响；

(2)本发明在检测出时钟补偿序列的同时，给出对应协议的指示，方便与之接口的模块向自适应硬件方向修改；

(3)本发明采用并行结构减短检测路径，缩短检测时钟序列时间。

本发明的另一目的在于提出一种自适应并行时钟序列检测方法，以实现rapidio和pcie两种协议的并行时钟序列检测。

为达到上述目的，本发明的技术方案是这样实现的：

一种自适应并行时钟序列检测方法，具体包括如下步骤

(1)将待检测数据通过第一选通器和第二选通器并行输入到pcie时钟序列检测单元和rapidio时钟序列检测单元进行检测；

(2)若pcie时钟序列检测单元检测到pcie时钟补偿序列，则通过第二反相器控制rapidio时钟序列检测单元的使能信号置为无效，输出来自pcie时钟序列检测单元的数据；

(3)若rapidio时钟序列检测单元检测到rapidio时钟补偿序列，则通过第一反相器控制pcie时钟序列检测单元的使能信号置为无效，输出来自rapidio时钟序列检测单元的数据。

本发明所述的一种自适应并行时钟序列检测方法与上述一种自适应并行时钟序列检测装置的有益效果相同，在此不再赘述。

附图说明

构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1为本发明背景技术中所述的协议物理层抽象模型示意图；

图2为本发明背景技术中所述的异步数据通信提供简图；

图3为本发明背景技术中所述的弹性缓存设计图；

图4为本发明背景技术中所述的rapidio与pcie时钟补偿序列图；

图5为本发明实施例中所述的自适应并行时钟补偿检测装置图。

附图标记说明：

1-第一选通器；2-第二选通器；3-pcie时钟序列检测单元；4-rapidio时钟序列检测单元；5-第三选通器；6-第一逻辑电路；61-第一或门电路；62-第一d触发器；7-第二反相器；8-第二逻辑电路；81-第二或门电路；82-第二d触发器；9-第一反相器；10-第三或门电路；11-第三反相器。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。

在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。

下面将参考附图并结合实施例来详细说明本发明。

本发明提供一种自适应rapidio和pcie两种协议的并行时钟序列检测的装置及方法。由图4可知，字符检测单元模块主要检测k28.0，k28.5，k29.7三种码型，即检测k字符或者com字符，skp字符、r字符，并给出检测成功指示。图5中pcie时钟序列检测单元和rapidio时钟序列检测单元二个检测模块均按照上述原理进行实现。其中pcie时钟序列检测单元包括com字符检测模块/k字符检测模块和skp字符检测模块，rapidio时钟序列检测单元包括com字符检测模块/k字符检测模块和r字符检测模块。

如图5所示，一种自适应并行时钟序列检测装置，包括时钟序列输入端，所述时钟序列输入端并行连接第一选通器1和第二选通器2的输入端，所述第一选通器1的输出端连接pcie时钟序列检测单元3的输入端，所述第二选通器2的输出端连接rapidio时钟序列检测单元4的输入端；

所述pcie时钟序列检测单元3的输出端一方面连接第三选通器5的输入端，用于输出检测数据，另一方面连接第一逻辑电路6，通过第一逻辑电路6产生pcie协议指示信号，所述第一逻辑电路6的输出端一方面通过第二反相器7连接rapidio时钟序列检测单元4的输入端，另一方面连接第二选通器2的控制输入端；

所述rapidio时钟序列检测单元4的输出端一方面连接第三选通器5的输入端，用于输出检测数据，另一方面连接第二逻辑电路8，通过第二逻辑电路8产生rapidio协议指示信号，所述第二逻辑电路8的输出端一方面通过第一反相器9连接pcie时钟序列检测单元3的输入端，另一方面连接第一选通器1的控制输入端；

所述第一逻辑电路6的输出端还连接第三或门电路10的第一输入端，所述第二逻辑电路8的输出端还通过第三反相器11连接第三或门电路10的第二输入端，所述第三或门电路10的输出端连接第三选通器5的控制输入端。

所述第一逻辑电路6包括第一或门电路61和第一d触发器62，所述第一或门电路61的第一输入端连接pcie时钟序列检测单元3的输出端，所述第一或门电路61的输出端连接第一d触发器62的时钟信号输入端，所述第一d触发器62的输出端连接第一或门电路61的第二输入端。

所述第二逻辑电路8包括第二或门电路81和第二d触发器82，所述第二或门电路81的第一输入端连接rapidio时钟序列检测单元4的输出端，所述第二或门电路81的输出端连接第二d触发器82的时钟信号输入端，所述第二d触发器82的输出端连接第二或门电路81的第二输入端。

所述第一选通器1和第二选通器2输出的数据信号频率相同。

所述第一选通器1和第二选通器2均为二选一选通器。

本发明的工作过程如下：数据进入自适应时钟序列检测模块，数据并行流入pcie时钟序列检测单元3和rapidio时钟序列检测单元4，pcie时钟序列检测单元3、rapidio时钟序列检测单元4同时对钟序列进行检测。如果pcie时钟序列检测单元3检测到pcie时钟补偿序列，则产生pcie时钟补偿序列指示信号，同时通过第一逻辑电路6则会产生pcie协议指示信号。pcie协议指示信号通过第二反相器7将rapidio时钟序列检测单元的使能信号置为无效，实现rapidio时钟序列检测单元4进入不检测模式，确保rapidio序列指示和rapidio协议指示处于无效状态，同时将第二选通器2的输入与数据输入阻断使之输出为常0,将第三选通器5输入置为选择端1输出来自pcie时钟序列检测单元3的数据。

同样原理，如果rapidio时钟序列检测单元4检测到rapidio时钟补偿序列，则产生rapidio时钟补偿序列指示信号，通过第二逻辑电路8则产生rapidio协议指示信号。rapidio协议指示信号则通过第一反相器9将pcie时钟序列检测单元3的使能信号置为无效，实现pcie时钟序列检测单元3进入非检测模式，确保其输出的pcie序列指示和pcie协议指示处于无效状态，同时将第一选通器1的输入端阻断令其输出常0，将第三选通器5的输入置为选择端0，输出来自rapidio时钟序列检测单元4的数据。

本发明实现并行检测rapidio和pcie两种协议时钟补偿序列，根据不同的时钟补偿序列自行选择检测模块并且同时关闭非当前协议检测模块，阻断非当前协议检测模块输入，避免数据流中出现另一协议时钟补偿序列的小概率事件造成的影响，在输出端选择向对应的数据作为输出，保证输出数据与指示信号间时序保持一致。并且在检测出时钟补偿序列的同时，给出对应协议的指示，方便与之接口的模块向自适应硬件方向修改。采用并行结构减短检测路径，缩短检测时钟序列时间。本发明可以兼容检测rapidio、pcie协议时钟补偿序列，提高硬件结构可重用性。

将本发明直接替换图3中时钟补偿序列检测模块，从而将原设计只能支持rapidio或pcie协议中一种协议的弹性缓存设计升级为可同时支持两种协议的弹性缓存，并且可以指示当前工作的协议为何种协议。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。