集成电路布局方法与流程

[0001]
本发明是电路布局方法，尤其是关于集成电路布局方法。


背景技术：

[0002]
在集成电路(例如：特殊应用集成电路(asic))设计流程中，工程师会在芯片下线(tape-out)前对时序收敛(timing closure)后的电路进行电位下降(ir drop)验证，以确保电路效能的稳定或是芯片内部线路不会过热。由于某些组件(例如：体积大、推力强且分布较为集中的标准组件(standard cell)，或是被特定信号图样(pattern)驱动的小推力的标准组件)的布局容易导致电位下降的问题，在时序收敛后的电路中以人工操作方式来调整该些组件的位置或是进行尺寸缩小(size-down)，就是通过分散并降低局部电位下降的方式来解决上述问题。
[0003]
承前所述，以人工操作方式搬移电路中的组件容易让原本已收敛的时序出现问题及/或导致漏电(leakage power)问题，后续的修正过程不但会让电路面积增加或让漏电上升，也会影响到芯片下线的时程。另外，人工处理电位下降的作法会耗费许多时间，且成效不一定好。


技术实现要素：

[0004]
本发明的一目的在于提供一种集成电路布局方法，以避免先前技术的问题。
[0005]
本发明的一目的在于提供一种集成电路布局方法，以改善一集成电路布局流程的结果的电路特性，并减少人力介入，以完善并加快该集成电路布局流程。
[0006]
本发明的集成电路布局方法的一实施例能够减少一集成电路布局流程的结果的电位下降，该实施例包含下列步骤：执行该集成电路布局流程，以得到一原始集成电路布局；对该原始集成电路布局执行一电位分析，以得到一电位下降热区；决定该电位下降热区的一电路密度限制；以及依据该电路密度限制，重新执行该集成电路布局流程，以得到一更新集成电路布局。
[0007]
本发明的集成电路布局方法的另一实施例能够改善一集成电路布局流程的结果的电路特性，该实施例包含下列步骤：执行该集成电路布局流程，以得到一原始集成电路布局；对该原始集成电路布局执行一电路特性分析，以得到一警示热区；决定该警示热区的一电路密度限制；以及依据该电路密度限制，重新执行该集成电路布局流程，以得到一更新集成电路布局。
[0008]
有关本发明的特征、实作与功效，配合图式作优选实施例详细说明如下。
附图说明
[0009]
图1示出本发明的集成电路布局方法的一实施例；
[0010]
图2为图1的集成电路布局方法的实施效果的示意图；以及
[0011]
图3示出本发明的集成电路布局方法的另一实施例。
具体实施方式
[0012]
以下说明内容的用语是参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
[0013]
本发明公开了一种集成电路布局方法，能够改善一集成电路布局流程的结果的电路特性，并能减少人力介入，以完善并加快该集成电路布局流程。本发明适用于一特殊应用集成电路(asic)或其它类型的集成电路的设计流程，尤其适用于对电位下降(ir drop)敏感的集成电路(例如：高速且低功耗的集成电路)的设计流程；然而，本发明的应用不以此为限。
[0014]
图1示出本发明的集成电路布局方法的一实施例，该实施例能够减少一集成电路布局流程的结果的电位下降，包含下列步骤：
[0015]
步骤s110：执行一集成电路布局流程，以得到一原始集成电路布局。于一实作范例中，该集成电路布局流程为执行一电位分析(ir analysis)前的一般集成电路布局流程，依序包含下列阶段：一布局(placement)阶段，用来依据一逻辑门级网表(gate level netlist)执行一布局流程；一时序树合成(clock tree synthesis,cts)阶段，用来依据该布局流程的结果执行时序树合成；一时序树合成后(post-cts)阶段，用来依据设计规则(design rules)、设定与保持(setup and hold)要求、电路面积与功耗(area and power)的优化的要求、以及减少拥塞(congestion reduction)等的至少其中之一进行调整；一绕线(route)阶段；一绕线后(post-route)阶段；以及一阈值电压替换(vt swap)阶段，用来采用适当的阈值电压的组件以利于关键路径的时序收敛与非关键路径的漏电减少等。上述布局阶段、时序树合成阶段、时序树合成后阶段、绕线阶段、绕线后阶段、以及阈值电压替换阶段为一般集成电路布局流程的常见阶段，其细节在此省略。步骤s110可借由利用已知的工具程序(例如：synopsys的icc/icc2，或是cadence的innovus)来执行。
[0016]
步骤s120：对该原始集成电路布局执行一电位分析，以得到一电位下降热区。于一实作范例中，步骤s120执行该电位分析得到多个电位下降热区。步骤s120可借由利用已知的工具程序(例如：ansys的redhawk)来执行。
[0017]
步骤s130：决定该电位下降热区的一电路密度限制。于一实作范例中，步骤130分别决定步骤s120所得到的多个电位下降热区的电路密度限制，其中任二电路密度限制可相同或相异。于一实作范例中，步骤s130包含：于前述布局阶段后以及前述时序树合成阶段前，依据该原始集成电路布局得到该电位下降热区的利用率(例如：x％)(或说电路密度)；以及减少该原始集成电路布局中该电位下降热区的电路密度，以得到该电路密度限制(例如：(x-i)％或(x
×
k)％，其中i为默认值，k为默认比例)。
[0018]
步骤s140：依据该电路密度限制，重新执行该集成电路布局流程，以得到一更新集成电路布局。基于该电路密度限制，相较于该原始集成电路布局中该电位下降热区的电路密度，该电位下降热区的电路密度于重新执行该集成电路布局流程的过程中会被降低，从而该集成电路布局流程的结果的电位下降会被减少。于一实作范例中，该电路密度限制于前述布局后被单次或多次降低，因此，若不考虑前述时序树合成阶段与时序树合成后阶段所设置的组件(例如：缓冲组件)，该原始集成电路布局(例如：图2的原始集成电路布局22)中该电位下降热区(例如：图2的电位下降热区210)的电路密度大于该更新集成电路布局(例如：图2的更新集成电路布局24)中该电位下降热区的电路密度，如图2所示；但若考虑该
时序树合成阶段与该时序树合成后阶段所设置的组件，该原始集成电路布局中该电位下降热区的电路密度有可能会大于该更新集成电路布局中该电位下降热区的电路密度。
[0019]
请参阅图1。于一实作范例中，该集成电路布局流程依序包含一布局阶段、一时序树合成阶段、以及m个剩余阶段(例如：前述时序树合成后阶段、绕线阶段、绕线后阶段、以及阈值电压替换阶段的至少其中之一)，其中该m为正整数，而步骤s140包含：于决定该电路密度限制后，在该布局阶段后以及该时序树合成阶段前，降低该电路密度限制；接着执行该时序树合成阶段与该m个剩余阶段，以得到该更新集成电路布局。上述降低该电路密度限制的步骤可以部分地或完全地移除该电路密度限制。
[0020]
请参阅图1。于一实作范例中，该集成电路布局流程依序包含n个阶段(例如：前述布局阶段与时序树合成阶段，以及时序树合成后阶段、绕线阶段、绕线后阶段、以及阈值电压替换阶段的至少其中之一)，其中该n为大于二的整数，而步骤s140包含：于执行该n个阶段的过程中，分次调降该电路密度限制，以得到该更新集成电路布局。上述分次调降该电路密度限制的步骤的结果是部分地或全部地移除该电路密度限制。
[0021]
图3示出本发明的集成电路布局方法的另一实施例，该实施例能够减少一集成电路布局流程的结果的电路特性(例如：电位下降以外的电路特性)，包含下列步骤：
[0022]
步骤s310：执行该集成电路布局流程，以得到一原始集成电路布局。
[0023]
步骤s320：对该原始集成电路布局执行一电路特性分析，以得到一警示热区。
[0024]
步骤s330：决定该警示热区的一电路密度限制。
[0025]
步骤s340：依据该电路密度限制，重新执行该集成电路布局流程，以得到一更新集成电路布局。
[0026]
由于本领域具有通常知识者能够参阅图1的实施例的公开来了解图3的实施例的细节与变化，亦即图1的实施例的技术特征均可合理应用于图3的实施例中，因此，重复及冗余的说明在此予以节略。
[0027]
请注意，在实施为可能的前提下，本领域技术人员可选择性地实施前述任一实施例中部分或全部技术特征，或选择性地实施前述多个实施例中部分或全部技术特征的组合，借此增加本发明实施时的弹性。
[0028]
综上所述，本发明能够改善一集成电路布局流程的结果的电路特性(例如：电位下降)，并能减少人力介入，以完善并加快该集成电路布局流程。
[0029]
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本领域技术人员可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范围，换言之，本发明的专利保护范围须视本说明书的申请专利范围所限定者为准。
[0030]
【符号说明】
[0031]
s110～s140 步骤
[0032]
22 原始集成电路布局
[0033]
24 更新集成电路布局
[0034]
210 电位下降热区
[0035]
s310～s340 步骤。