包括辅助沟槽结构的半导体器件和集成电路的制作方法

包括辅助沟槽结构的半导体器件和集成电路的制作方法
【专利摘要】本发明涉及包括辅助沟槽结构的半导体器件和集成电路。半导体器件（100）的实施例包括在半导体本体（102）中的沟槽晶体管单元阵列（101）。半导体器件（100）进一步包括沟槽晶体管单元阵列（101）的边缘终端区域（103）。至少两个第一辅助沟槽结构(1051,1052)从第一侧（107）延伸到半导体本体（102）中并且沿横向方向x连续布置。所述边缘终端区域（103）沿所述横向方向（x）布置在所述沟槽晶体管单元阵列（101）和所述至少两个第一辅助沟槽结构（1051,1052）之间。在所述至少两个第一辅助沟槽结构(1051, 1052)中的第一辅助电极（117）电连接在一起并与沟槽晶体管单元阵列（101）的沟槽（110）中的电极(1091, 1092)电解耦。
【专利说明】
包括辅助沟槽结构的半导体器件和集成电路
【背景技术】
[0001 ]沟槽半导体器件(例如功率沟槽场效应晶体管(功率FET ))的处理可以包括化学机械抛光(CMP)工艺，用于改善回蚀沟槽中的电极材料(例如多晶硅)的精度。沟槽在芯片区上的分布可能对由半导体处理引起的器件参数具有影响。作为实例，边缘或过渡区域可能导致不同于沟槽晶体管单元区的中心内的各区的器件行为。目的是提供一种具有关于制造工艺改善的器件参数稳定性的半导体器件和集成电路。

【发明内容】

[0002]该目的通过独立权利要求的教导来实现。进一步的实施例在从属权利要求中被限定。
[0003]根据一个实施例，一种半导体器件包括在半导体本体中的沟槽晶体管单元阵列。该半导体器件进一步包括该沟槽晶体管单元阵列的边缘终端区域。至少两个第一辅助沟槽结构从第一侧延伸到半导体本体中并且沿横向方向连续布置。边缘终端区域沿横向方向布置在沟槽晶体管单元阵列和所述至少两个第一辅助沟槽结构之间。
[0004]在所述至少两个第一辅助沟槽结构中的第一辅助电极电连接在一起并与沟槽晶体管单元阵列的沟槽中的电极电解耦。
[0005]根据另一个实施例，一种集成电路包括传感器器件，该传感器器件包含在从第一侧延伸到半导体本体中的传感器沟槽结构中的布线。第一辅助沟槽结构从第一侧延伸到半导体本体中。传感器沟槽结构和第一辅助沟槽结构沿横向方向直接一个接一个地布置。第一辅助沟槽结构中的电极与传感器沟槽结构中的布线电解耦。
【附图说明】
[0006]附图被包括用以提供对本发明的进一步理解并且被并入和构成该说明书的一部分。这些图示出本发明的实施例并且与描述一起用来解释本发明的原理。将容易领会本发明的其他实施例和预期的优点，因为参考以下详细描述它们变得更好理解。
[0007]图1是包括沟槽晶体管单元阵列、边缘终端区域和至少两个第一辅助沟槽结构的半导体器件的示意横截面图。
[0008]图2是在所述至少两个第一辅助沟槽结构中的电极布置的一个实施例的示意横截面图。
[0009]图3是图1的半导体器件的示意横截面图，用于示出所述第一辅助沟槽结构中的第一辅助电极的电连接的实施例。
[0010]图4A是作为图1的边缘终端区域中的结终端结构的一个实施例的边缘终端沟槽结构的示意横截面图。
[0011]图4B是作为图1的边缘终端区域中的结终端结构的一个实施例的浮置保护环结构的示意横截面图。
[0012]图4C是作为图1的边缘终端区域中的结终端结构的一个实施例的结终端延伸(JTE)结构的示意横截面图。
[0013]图4D是作为图1的边缘终端区域中的结终端结构的一个实施例的场板结构的示意横截面图。
[0014]图5是包括至少两个第一辅助沟槽结构的半导体器件的一个实施例的示意平面图。
[0015]图6是用于示出栅极沟槽和辅助沟槽结构的沟槽几何形状的实施例的沟槽结构几何形状的示意平面图。
[0016]图7和8示出包括第一和第二沟槽晶体管单元阵列的沟槽晶体管器件中的辅助沟槽结构的布置的实施例的顶视图。
[0017]图9是包括沟槽晶体管单元阵列、边缘终端区域以及至少两个第一和至少两个第二辅助沟槽结构的半导体器件的示意横截面图。
[0018]图10是包括传感器器件、在传感器沟槽结构中的传感器布线和辅助沟槽结构的集成电路的示意图示。
[0019]图11A-11D是用于示出形成图1中所示的半导体器件的实施例的半导体本体的示意横截面图。
【具体实施方式】
[0020]在下面的详细描述中，参考附图，这些附图构成了该详细描述的一部分，并且在这些图中作为例证示出了其中可以实施本发明的特定实施例。应当理解可以利用其他实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。例如针对一个实施例示出或描述的特征可以用在其他实施例上或者结合其他实施例使用以产生又另一实施例。意图的是，本发明包括这种修改和变体。使用具体语言描述所述实例，这些具体语言不应被解释为限制所附权利要求的范围。附图没有按比例缩放并且仅用于说明的目的。为清楚起见，相同的元件在不同图中已经由对应的参考来指定，如果没有另外说明的话。
[0021 ]术语〃具有〃、〃包括〃、〃包含〃、〃含有〃等是开放式的，并且所述术语指示所声明的结构、元件或者特征的存在，但并不排除附加的元件或者特征的存在。冠词"一"、"一个"和"该〃旨在包括复数以及单数，除非上下文另有清楚指示。
[0022]术语“电连接的”描述了电连接的元件之间的永久低欧姆连接，例如所关注的元件之间的直接接触或通过金属和/或高掺杂半导体的低欧姆连接。术语“电耦合的”包括适于信号传输的一个或多个居间元件可以存在于电耦合的元件之间，例如临时在第一状态提供低欧姆连接并且在第二状态提供高欧姆电解耦的元件。
[0023]附图通过指示紧接于掺杂类型“η”或者V’的或“+”来说明相对掺杂浓度。例如“η_”意指比“η”掺杂区域的掺杂浓度更低的掺杂浓度，而“η+”掺杂区域具有比“η”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必要具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂区域可以具有相同或者不同的绝对掺杂浓度。
[0024]在下面描述中使用的术语“晶片”，“衬底”，“半导体本体”或者“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅(Si)，绝缘体上硅(SOI)，蓝宝石上硅(SOS)，掺杂和未掺杂的半导体，由基本半导体基础(semiconductor foundat1n)支撑的娃外延层，和其他半导体结构。半导体不需要是基于硅的。半导体也可以是硅锗(SiGe)，锗(Ge)或者砷化镓(GaAs)。根据其他实施例，碳化硅(SiC)或氮化镓(GaN)可以形成半导体衬底材料。
[0025]如在本说明书中使用的术语“水平的”意图描述与半导体衬底或本体的第一或主表面基本上平行的取向。这可以是例如晶片或者管芯的表面。
[0026]如在本说明书中使用的术语“垂直的”意图描述被基本上布置为垂直于半导体衬底或本体的第一表面(即平行于该第一表面的法线方向)的取向。
[0027]在本说明书中，半导体衬底或半导体本体的第二表面被认为是由半导体衬底的下部或背面表面形成的，而第一表面被认为是由半导体衬底的上部、前或主表面形成的。因此如本说明书中使用的术语“在……之上”和“在……之下”描述了结构特征对另一结构特征的相对位置。
[0028]在本说明书中，η掺杂被称为第一导电类型，而P掺杂被称为第二导电类型。可替换地，可以利用相反的掺杂关系来形成半导体器件，使得第一导电类型可以是P掺杂并且第二导电类型可以是η掺杂。
[0029]半导体器件可以具有终端接触，例如接触焊盘(或电极)，其允许与半导体本体中包括的分立半导体器件(secrete semiconductor device)或集成电路进行电接触。电极可以包括一个或多个电极金属层，其被施加到半导体芯片的半导体材料。电极金属层可以利用任何期望的几何形状和任何期望的材料组分来制造。电极金属层可以例如是覆盖区域的层的形式。任何期望的金属，例如Cu, Ni, Sn, Au, Ag, Pt, Pd以及这些金属中的一个或多个的合金，可以用作所述材料。一个或多个电极金属层不必是同质的或仅由一种材料制造的，也就是说，在一个或多个电极金属层中包含的材料的各种组分和浓度是可能的。作为实例，电极层可以被定尺寸成足够大以与导线接合。
[0030]在本文公开的实施例中，施加一个或多个传导层，特别是导电层。应当领会，任何如“形成”或“施加”的这样的术语都意味着从字面上覆盖施加层的所有种类和技术。特别地，它们意味着其中多层作为整体被一次施加的覆盖技术(比如例如层叠技术)以及其中多层以顺序的方式被沉积的技术，比如例如溅射、镀敷、模塑、CVD(化学气相沉积)、PVD(物理气相沉积)、蒸发、混合物理-化学气相沉积(HPCVD)等等。
[0031]施加的传导层除其他以外可以包括下述中的一个或多个:金属层(例如Cu或Sn或其合金)、导电胶层以及接合材料层。该金属层可以是同质层。导电胶可以包括分布在可蒸发的或可固化的聚合物材料中的金属粒子，其中该胶可以是流体的、粘性的或蜡质的。该接合材料可以被施加以将半导体芯片电连接和机械连接到例如载体或连接到例如接触夹。可以使用软焊接材料或者特别是能够形成扩散焊料接合的焊接材料，例如包括下述中的一个或多个的焊接材料:Sn, SnAg, SnAu, SnCu, In, InAg, InCu和InAu0
[0032]切割工艺可以用于将晶片分成各个芯片。可以应用任何用于切割的技术，例如刀片切割(锯切)、激光切割、刻蚀等等。特别地，可以应用隐形切割，其是使用激光切割的特定技术。隐形切割允许抑制切削废料并且因此是一种用于切削易受污染攻击的工件的合适工艺。进一步地，它是不需要清洁的干式工艺并且因此也适合于处理易受载荷攻击的敏感结构，例如诸如MEMS。通过隐形切割可以获得的另外的好处是高速度切割、优越的断裂强度、小切口和低运行成本。
[0033]在隐形切割技术中，能够发射通过半导体晶片的波长的激光束被聚焦到半导体晶片内部的点上。由于非线性吸收效应，仅在半导体晶片内部定位的点可以被选择性地激光加工，由此可以避免对半导体晶片的前表面和后表面的破坏。通过移动激光束与半导体晶片的相对位置以便根据期望的切割图案来扫描半导体晶片可以切割该半导体晶片。
[0034]半导体本体，例如半导体晶片，可以通过下述来切割:将半导体晶片施加到带(特别是切割带)上，例如根据上面提到的技术中的一个或多个将切割图案(特别是矩形图案)施加到半导体晶片，以及例如沿着该带的平面内的四个正交方向拉动该带。通过拉动该带，半导体晶片变得被分成多个半导体管芯(芯片)。
[0035]半导体器件100的实施例在图1的示意横截面图中被示出。
[0036]半导体器件100包括在半导体本体102中的沟槽晶体管单元阵列101。半导体器件100进一步包括沟槽晶体管单元阵列101的边缘终端区域103。至少两个第一辅助沟槽结构1051，1052从第一侧107延伸到半导体本体102中并且沿横向方向X连续布置。边缘终端区域103沿横向方向X布置在沟槽晶体管单元阵列101和所述至少两个第一辅助沟槽结构1051，1052之间。在所述至少两个第一辅助沟槽结构1051，1052中的第一辅助电极117电连接在一起并与沟槽晶体管单元阵列的沟槽中的电极电解耦。
[0037]在图1中所示的实施例中，沟槽晶体管单元阵列101中的电极包括在栅极沟槽110中的栅电极1091和场电极1092。根据其他实施例，在栅极沟槽110中可能不存在场电极或者在栅极沟槽110中可能存在甚至多于一个的场电极，例如两个、三个、四个或甚至更多的场电极。根据又另一个实施例，栅电极和场电极还可以布置在沟槽晶体管单元阵列101中的不同沟槽结构中。
[0038]介电结构111的栅极电介质1111沿着横向方向X被夹在栅电极1091和半导体本体102的围绕栅极沟槽110的对应部分之间。
[0039]介电结构111的场电介质1112沿着横向方向X被夹在场电极1092和半导体本体102的围绕栅极沟槽110的对应部分之间。
[0040]栅极电介质1111的厚度tl小于场电介质1112的厚度t2。根据一个实施例，栅极电介质1111的厚度tl在5 nm到80 nm之间变动。用于栅极电介质1111的示例性材料包括一个或多个例如下述的层堆叠:一个或多个氧化物(例如一个或多个热氧化物)、一个或多个氮化物、一个或多个高-k电介质和一个或多个低-k电介质。根据另一个实施例，场电介质1112的厚度在50 nm到I μπι之间变动。用于场电介质1112的示例性材料可以由一个或多个例如下述的层堆叠制成:一个或多个氧化物(例如一个或多个沉积的氧化物，诸如一个或多个化学气相沉积(CVD)氧化物)、一个或多个氮化物、一个或多个高-k电介质和一个或多个低-k电介质。
[0041]栅电极1091电连接到栅电极端子113，例如栅极焊盘或栅电极接触。场电极1092电连接到场电极端子114。场电极端子114可以与栅电极端子113电断开。根据一个实施例，场电极端子114电连接到沟槽晶体管单元阵列101的源极端子或者电连接到对应于在沟槽晶体管单元阵列101的源极端子的电压和漏极端子的电压之间变动的电压的参考电压端子。
[0042]边缘终端区域103中的框115包含适合于沟槽晶体管单元阵列101的任何种类的结终端结构。结终端结构的类型可以取决于沟槽晶体管单元阵列101中的晶体管的电压等级。在不同电压等级的晶体管(例如低电压等级的晶体管、中等电压等级的晶体管或高电压等级的晶体管)中，可以采用不同类型的边缘终端结构，例如边缘终端沟槽结构、平面边缘终端结构(诸如浮置环形结构)、结终端延伸(JTE )结构、横向掺杂(VLD )结构的变体以及场板结构。
[0043]根据一个实施例，边缘终端区域103沿横向方向X在沟槽晶体管单元阵列1I和所述至少两个第一辅助沟槽结构1051、1052之间的延伸I是在5μπι和500μπι之间的范围内。例如，I在该范围的较低部分中的值可以对应于低电压沟槽晶体管单元阵列，而I在该范围的较高部分中的值可以对应于高电压沟槽晶体管单元阵列。
[0044]根据一个实施例，沿横向方向X的相邻栅极沟槽110之间的间距pi等于在相邻第一辅助沟槽结构之间(例如在所述至少两个第一辅助沟槽结构1051、1052之间)的间距ρ2。根据另一个实施例，沿横向方向X的相邻栅极沟槽110之间的间距pi以及在第一辅助沟槽结构之间(例如在第一辅助沟槽结构1051、1052之间)的间距ρ2满足0.2Xpi < ρ2 < 2.5Xpl。
[0045]根据另一个实施例，栅极沟槽110在第一侧107处沿横向方向X的宽度wl等于在第一侧107处所述至少两个第一辅助沟槽结构(例如第一辅助沟槽结构1051、1052)的宽度《2。根据另一个实施例，栅极沟槽110在第一侧107处沿横向方向X的宽度wl以及在第一侧107处所述至少两个第一辅助沟槽结构(例如第一辅助沟槽结构1051、1052)的宽度w2满足0.5 Xwl < w2 < 2 Xwl ο
[0046]根据图1中所示的实施例，所述至少两个第一辅助沟槽结构1051、1052中的每一个包括单个第一辅助电极117。第一辅助电极117电连接到第一辅助电极端子118，所述第一辅助电极端子118与栅电极端子113以及与沟槽晶体管单元阵列101的场电极端子114电解耦。
[0047]所述至少两个第一辅助沟槽结构1051、1052可以导致可以例如由沟槽处理和化学机械抛光引起的沟槽半导体器件的可靠性改善的技术好处。
[0048]根据在图2的示意横截面图中示出的另一个实施例，所述至少两个第一辅助沟槽结构1051、1052中的每一个包括至少两个(即多于一个)第一辅助电极1171、1172。除了如在图2中所示的在所述至少两个第一辅助沟槽结构1051、1052的每一个中的两个第一辅助电极之外，多于两个，例如三个、四个、五个或甚至多于五个的第一辅助电极可以布置在每个第一辅助沟槽结构中。根据一个实施例，第一辅助电极1172与第一辅助电极1171电断开。根据又另一个实施例，第一辅助电极1172电连接到第一辅助电极1171。
[0049]第一辅助电极端子118的连接的实施例在图3中所示的半导体本体102的横截面图中被示意性地示出。
[0050]第一辅助电极端子118与其他端子的连接的实施例由虚线以简化的方式示出。沟槽晶体管单元阵列101中的场效应晶体管(FET)符号120包含形成在半导体本体102的相应部分中的任何种类的沟槽晶体管概念，例如横向晶体管概念(诸如在半导体本体102的第一侧107处具有第一和第二负载端子LI，L2(即源极和漏极端子)的FinFET)，以及在半导体本体102的相对侧处具有第一和第二负载端子LI，L2(即源极和漏极端子)的垂直沟槽晶体管概念。在垂直沟槽晶体管概念的情况下，第二负载端子L2还可以被置于边缘终端区域的横向末端处，在那里在第一侧107处与半导体本体102的接触由于由边缘终端区域103中的结终端结构进行的横向电压降低而对应于在与第一侧107相对的第二侧处的漏极电压。
[0051]根据一个实施例，第一辅助电极端子118电连接到漏极端子，例如在横向沟槽晶体管概念的情况下在第一侧107处的负载端子L2，或者在与第一侧107相对的第二侧处的负载端子L2。
[0052]根据另一个实施例，第一辅助电极端子118电连接到衬底端子S，该衬底端子S提供到半导体本体102的半导体衬底的电连接，例如到高P掺杂或高η掺杂的半导体衬底的电连接。
[0053]根据另一个实施例，第一辅助电极端子118电连接到在与第一侧107相对的半导体本体102的第二侧处的背面接触RS。背面接触RS可以对应于具有在第一侧107处连接的源极端子和栅极端子的垂直沟槽晶体管的漏极接触。
[0054]在边缘终端区域103的框115中的结终端结构的实例在图4Α至4D的横截面图中示出。
[0055]根据在图4Α中的半导体本体102的示意横截面图中示出的实施例，边缘终端区域103包括边缘终端沟槽结构122。在边缘终端沟槽结构122中的电介质123的厚度t3大于在栅极沟槽110中的栅电极1111的中心的垂直水平124处的沟槽晶体管单元阵列1I中的栅极电介质1111的厚度tl。根据一个实施例，边缘终端沟槽结构122中的电介质123和场电介质1112可以形成在一起。电介质123可以给边缘终端沟槽结构122的侧壁加衬里，而在栅极沟槽110的对应部分中，场电介质1112被栅极沟槽110的较高部分中的相对较薄的栅极电介质1111代替。
[0056]根据在图4B中的半导体本体102的示意横截面图中示出的实施例，边缘终端区域103包括在η掺杂的半导体本体102中的浮置P掺杂环，所述浮置P掺杂环邻接在第一侧107处的电介质或钝化层。
[0057]根据在图4C中的半导体本体102的示意横截面图中示出的实施例，边缘终端区域103包括具有ρ—掺杂区域126的JTE结构，所述ρ—掺杂区域126具有比沟槽晶体管单元阵列101中的P掺杂本体区域127小的掺杂浓度。η+掺杂源极区域邻接第一侧107。与η+掺杂源极区域128和本体区域127的源极接触在图4C中由第一负载端子LI示出。可选的ρ+掺杂本体接触区域可以布置在第一负载端子LI和本体区域127之间，用于改善电接触。源极接触可以是适合于电连接源极区域和本体区域128，127的任何种类的接触，例如在第一侧107处的半导体本体102上的平面接触或在延伸到第一侧107处的半导体本体102中并提供穿过底表面和横向表面的电连接的接触凹槽中的接触。
[0058]根据一个实施例，源极区域128和源极接触不存在于图1至3中所示的所述至少两个第一辅助沟槽结构1051、1052之间的半导体区域中。同样，源极区域128和源极接触可以不存在于边缘终端区域103中。
[0059]根据在图4D中的半导体本体102的示意横截面图中示出的实施例，边缘终端区域103包括场板结构。该场板结构包括场板130 (例如导电材料或导电材料(诸如一个或多个金属和/或一个或多个高掺杂的半导体材料)的堆叠)以及在场板130和半导体本体102之间的介电层131。
[0060]图5是包括辅助沟槽结构的半导体器件200的一个实施例的示意平面图。
[0061]根据图5中所示的实施例，投影到半导体本体102在第一侧处的表面区的第一辅助沟槽结构105的几何形状或形状等于在晶体管单元阵列中的栅极沟槽110的几何形状。在图5的实施例中，所示的几何形状是条形的。根据其他实施例，投影到半导体本体102在第一侧处的表面区的第一辅助沟槽结构105的几何形状以及栅极沟槽110的几何形状包括圆形沟槽、椭圆形沟槽、正方形沟槽、多边形沟槽，例如六边形沟槽(参见图6 )。
[0062]在第一辅助沟槽结构105中的第一辅助电极117电连接到被示为第二负载端子L2的漏极接触。
[0063]布线132电互连半导体本体102的不同部分中的第一辅助沟槽结构105。
[0064]第一辅助沟槽结构105可以布置在半导体本体102的任何自由空间中，例如在具有将栅极沟槽110中的栅电极和栅极焊盘138互连的栅极浇道(gate runner)136的重叠区134中，或者在具有栅极焊盘138的重叠区140中，或者在半导体本体102的边缘区142中。
[0065]图7和8的示意顶视图示出包括第一和第二沟槽晶体管单元阵列1021、1022的半导体器件300的实施例。第一辅助沟槽结构105可以布置在第一和第二沟槽晶体管单元阵列1021、1022之间的之间的中间区144中。第一辅助沟槽结构105可以可替换地或者附加地布置在围绕第一和第二沟槽晶体管单元阵列1021、1022的包括倒角区147的边缘区146中。第一辅助沟槽结构105可以可替换地或者附加地布置在具有例如栅极焊盘的重叠区140中。
[0066]根据在图9的示意横截面图中示出的实施例的半导体器件100包括至少两个第二辅助沟槽结构2051，2052，其从第一侧107延伸到半导体本体102中并且沿横向方向X连续布置。
[0067]所述至少两个第一辅助沟槽结构1051、1052沿横向方向X布置在所述至少两个第二辅助沟槽结构2051、2052和边缘终端区域103之间。
[0068]所述至少两个第二辅助沟槽结构2051、2052中的第二辅助电极217电连接在一起并且与沟槽(例如沟槽晶体管单元阵列101的栅极沟槽110)中的电极(例如栅电极和场电极1091、1092)电解耦以及与所述至少两个第一辅助沟槽结构1051、1052中的第一辅助电极117电解耦。
[0069]第二辅助电极217可以电连接到与第一辅助电极端子118电断开的第二辅助电极端子119。
[0070]集成电路400的实施例在图10中示出。集成电路400包括包含在从第一侧407延伸到半导体本体402中的传感器沟槽结构458中的布线457的传感器器件450。
[0071 ]集成电路400进一步包括从第一侧407延伸到半导体本体402中的第一辅助沟槽结构405。传感器沟槽结构458和第一辅助沟槽结构405沿横向方向X直接一个接一个地布置。第一辅助沟槽结构405中的第一辅助电极417与传感器沟槽结构458中的布线457电解耦。第一辅助电极417可以电连接到与连接到布线457的接触461电断开的第一辅助接触460。
[0072]上面描述的第一辅助沟槽结构和栅极沟槽的实施例同样适用于图10的第一辅助沟槽结构和传感器沟槽结构。
[0073]集成电路400可以进一步包括从第一侧407延伸到半导体本体402中的第二辅助沟槽结构475。第二辅助电极477布置在第二辅助沟槽结构475中。第一辅助沟槽结构405、传感器沟槽结构458和第二辅助沟槽结构475沿横向方向X直接一个接一个地布置。
[0074]根据另一个实施例，第二辅助沟槽结构475被电路元件(例如沟槽晶体管单元阵列)的沟槽结构476(例如栅极沟槽)代替。第二辅助电极477被沟槽结构(例如栅电极)中的电极478代替。第一辅助沟槽结构405、传感器沟槽结构458和电路元件沿横向方向X直接一个接一个地布置。
[0075]布线457可以包括一个或多个导电材料，例如一个或多个高掺杂的半导体材料(诸如高掺杂的多晶硅)和/或一个或多个金属。
[0076]图11A-11D是用于示出形成图1中所示的半导体器件的实施例的半导体本体的示意横截面图。
[0077]图1lA的半导体本体102的示意横截面图示出通过使用光刻限定的刻蚀掩模的刻蚀工艺(例如通过干法刻蚀工艺，诸如等离子体刻蚀工艺)形成所述至少两个第一辅助沟槽结构1051、1052和在沟槽晶体管单元阵列101中的栅极沟槽110的过程。
[0078]图1lB的半导体本体102的示意横截面图示出形成给至少两个第一辅助沟槽结构1051、1052和沟槽晶体管单元阵列101中的栅极沟槽110加衬里的介电层170的过程。根据一个实施例，例如通过具有高度一致性的介电层沉积工艺(诸如低压化学气相沉积(LPCVD))形成介电层170。
[0079]图1lC的半导体本体102的示意横截面图示出在所述至少两个第一辅助沟槽结构1051、1052和沟槽晶体管单元阵列101中的栅极沟槽110中形成电极材料172的过程。
[0080]图1lD的半导体本体102的示意横截面图示出在第一侧107处的电极材料172的化学机械抛光的过程。
[0081 ]在第一侧107处的另外的工艺将遵循例如前段制程(FEOL)工艺，诸如用于完成诸如图1中所示的半导体器件的FEOL处理的掺杂、图案化、刻蚀。
[0082]半导体本体102的第二侧可以例如通过胶合、焊接或烧结被附着在载体上。在通过焊接附着半导体器件100的情况下，软焊料或扩散焊料可用于附着该半导体器件100。半导体本体102可以例如以第二侧110附着在载体上。该载体可以例如是下述之一:引线框、陶瓷衬底(诸如，例如DCB(直接铜接合)陶瓷衬底)和印刷电路板(PCB)。
[0083]虽然本文已经示出和描述了特定实施例，但本领域普通技术人员将认识到，在不脱离本发明的范围的情况下，多种替换和/或等效实施方式可替代所示出和描述的特定实施例。本申请旨在涵盖本文所讨论的特定实施例的任何改编或变体。因此，意图的是，本发明仅由权利要求及其等效形式限定。
【主权项】
1.一种半导体器件(100)，包括: 在半导体本体(102)中的沟槽晶体管单元阵列(101)， 所述沟槽晶体管单元阵列(101)的边缘终端区域(103)， 至少两个第一辅助沟槽结构(1051, 1052)，其从第一侧(107)延伸到所述半导体本体(102)中并且沿横向方向(X)连续布置，其中 所述边缘终端区域(103)沿所述横向方向(X)布置在所述沟槽晶体管单元阵列(101)和所述至少两个第一辅助沟槽结构(1051，1052)之间， 在所述至少两个第一辅助沟槽结构(1051，1052)中的第一辅助电极(117)电连接在一起并且与所述沟槽晶体管单元阵列(1I)的沟槽(110 )中的电极(1091，1092)电解耦，其中所述第一辅助电极(117)电连接到所述沟槽晶体管单元阵列(101)的漏极接触(L2)，或者电连接到与所述半导体本体(102)的半导体衬底电连接的衬底接触(S)，或者电连接到在与所述第一侧(107)相对的所述半导体本体的第二侧处的接触(RS)。2.根据权利要求1所述的半导体器件，其中所述沟槽晶体管单元阵列的所述沟槽(110)是栅电极沟槽，所述栅电极沟槽的每一个包括栅电极(1091)和栅极电介质(1111)。3.根据前述权利要求中的任一项所述的半导体器件，其中所述至少两个第一辅助沟槽结构(1051，1052)的每一个包括单个第一辅助电极(117)。4.根据前述权利要求中的任一项所述的半导体器件，其中所述至少两个第一辅助沟槽结构(1051，1052)的每一个包括至少两个第一辅助电极(1171，1172)。5.根据前述权利要求中的任一项所述的半导体器件，其中所述边缘终端区域(103)沿所述横向方向(X)在所述沟槽晶体管单元阵列(101)和所述至少两个第一辅助沟槽结构(1051、1052)之间的延伸(I)在5μπι和500μπι之间变动。6.根据权利要求5所述的半导体器件，进一步包括:在所述沟槽晶体管单元阵列(101)中的穿过在所述第一侧(107)处的所述半导体本体(102)的表面电连接到接触(LI)的源极区域(128)，其中所述源极区域(128)和连接到所述源极区域(128)的所述接触(LI)不存在于所述至少两个第一辅助沟槽结构(1051，1052)之间的半导体区域中。7.根据权利要求5所述的半导体器件，进一步包括在所述沟槽晶体管单元阵列(101)中的穿过在所述第一侧(107)处的所述半导体本体(102)的表面电连接到接触(LI)的源极区域(128)，其中所述源极区域(128)和连接到所述源极区域(128)的所述接触(LI)不存在于所述边缘终端区域(103)中。8.根据权利要求5所述的半导体器件，其中所述边缘终端区域(103)包括边缘终端沟槽结构(122)，其中在所述边缘终端沟槽结构(122)中的电介质(123)的厚度(t3)大于在所述栅极沟槽结构(110 )中的栅电极(1091)的中心的垂直水平(124 )处的所述沟槽晶体管单元阵列(101)中的栅极沟槽结构(110)的栅极电介质(1111)的厚度(tl)。9.根据前述权利要求中的任一项所述的半导体器件，其中相邻第一辅助沟槽结构(1051，1052)之间沿所述横向方向(X)的间距(p2)等于所述沟槽晶体管单元阵列(101)中的相邻栅极沟槽结构(110)之间沿所述横向方向(X)的间距(pi)。10.根据前述权利要求中的任一项所述的半导体器件，其中所述至少两个第一辅助沟槽结构(1051，1052)投影到所述半导体本体(102)在所述第一侧(107)处的表面区的几何形状等于在所述沟槽晶体管单元阵列(101)中的相邻栅极沟槽结构(110)之间的几何形状。11.根据前述权利要求中的任一项所述的半导体器件，其中所述至少两个第一辅助沟槽结构(1051，1052)投影到所述半导体本体(102)在所述第一侧(107)处的表面区的区域与在所述第一侧(107)处的接触焊盘区重叠。12.根据前述权利要求中的任一项所述的半导体器件，其中所述至少两个第一辅助沟槽结构(1051，1052)沿所述横向方向(X)布置在第一沟槽晶体管单元阵列(1021)和第二沟槽晶体管单元阵列(1022)之间。13.根据前述权利要求中的任一项所述的半导体器件，进一步包括至少两个第二辅助沟槽结构(2051，2052)，其从所述第一侧(107)延伸到所述半导体本体(102)中并且沿所述横向方向(X)连续布置，其中 所述至少两个第一辅助沟槽结构(1051、1052)沿横向方向(X)布置在所述至少两个第二辅助沟槽结构(2051、2052)和边缘终端区域(103)之间；以及 在所述至少两个第二辅助沟槽结构(2051，2052)中的第二辅助电极(217)电连接在一起并且与所述沟槽晶体管单元阵列(1I)的所述沟槽(110 )中的电极(1091，1092)电解耦以及与所述至少两个第一辅助沟槽结构(1051，1052)中的第一辅助电极(117)电解耦。14.一种集成电路(400)，包括: 包含在从第一侧(107)延伸到半导体本体(102)中的传感器沟槽结构(458)中的布线(457)的传感器器件(450); 不同于晶体管单元阵列的栅极沟槽结构并且从所述第一侧(107)延伸到所述半导体本体(102)中的第一辅助沟槽结构(405)，所述第一辅助沟槽结构(405)和所述传感器沟槽结构(458)沿所述横向方向(X)直接一个接一个地布置，其中 在所述第一辅助沟槽结构(405)中的第一辅助电极(417)与所述传感器沟槽结构(458)中的所述布线(457 )电解耦。15.根据权利要求14所述的集成电路，进一步包括从所述第一侧(107)延伸到所述半导体本体(102)中的第二辅助沟槽结构(476)，所述第一辅助沟槽结构(405)、所述传感器沟槽结构(458)和所述第二辅助沟槽结构(476)沿所述横向方向(X)直接一个接一个地布置。16.根据权利要求14所述的集成电路，所述第一辅助沟槽结构(405)、所述传感器沟槽结构(458)和电路元件沿所述横向方向(X)直接一个接一个地布置。17.—种制造根据权利要求1-13中的任一项所述的半导体器件的方法，包括: 通过刻蚀工艺形成所述至少两个第一辅助沟槽结构(1051，1052)和在所述沟槽晶体管单元阵列(101)中的所述沟槽(110); 形成给所述至少两个第一辅助沟槽结构(1051，1052)和所述沟槽晶体管单元阵列(101)中的所述沟槽(110)加衬里的介电层(170); 通过刻蚀工艺在所述至少两个第一辅助沟槽结构(1051，1052)和所述沟槽晶体管单元阵列(101)中的所述沟槽(110)中形成电极材料(172); 化学机械抛光所述第一侧(107)处的所述电极材料(172);以及 将所述第一辅助电极(117)电连接到所述沟槽晶体管单元阵列(101)的漏极接触(L2)，或者电连接到与所述半导体本体(102)的半导体衬底电连接的衬底接触(S)，或者电连接到在与所述第一侧(107)相对的所述半导体本体的第二侧处的接触(RS)。
【文档编号】H01L27/06GK106024891SQ201610194228
【公开日】2016年10月12日
【申请日】2016年3月31日
【发明人】M.聪德尔
【申请人】英飞凌科技股份有限公司