鳍式场效应晶体管（FinFET）器件结构的制作方法
【专利摘要】本发明提供了一种鳍式场效应器件结构及其形成方法。FinFET器件结构包括衬底，以及衬底包括第一区和第二区。FinFET器件结构包括形成在衬底上的隔离结构和形成在第一区上的第一鳍结构。FinFET器件结构也包括形成在第二区上的第二鳍结构，以及第一鳍结构的数目大于第二鳍结构的数目。第一鳍结构具有第一高度，第二鳍结构具有第二高度，以及第一高度和第二高度之间的间隙保持在从约0.4nm至约4nm的范围内。
【专利说明】鳍式场效应晶体管(F i nFET)器件结构
[0001]相关申请的交叉引用
[0002]本申请要求于2015年3月26日提交、标题为“Fin field effect transistor(FinFET)device structure”的美国临时申请第62/138，742号的优先权，其全部内容结合于此作为参考。
技术领域
[0003]本发明涉及半导体领域，更具体地，涉及鳍式场效应晶体管及其形成方法。
【背景技术】
[0004]半导体器件用于各种电子应用中，诸如个人电脑、手机、数码相机和其他电子设备。通常通过在半导体衬底上方顺序地沉积绝缘或介电层、导电层以及半导体材料层，以及使用光刻来图案化各个材料层从而在半导体器件上形成电路组件和元件来制造半导体器件。许多集成电路通常制造在单个半导体晶圆上，并且沿着切割线在各集成电路之间进行锯切来将晶圆上的单个管芯分离出来。单个管芯通常以多芯片模式或其他形式的封装来单独封装。
[0005]在随着追求更高器件密度、更高性能以及更低成本的过程中，半导体工业发展至纳米技术工艺节点，来自制造和设计问题的挑战已导致了三维设计(诸如鳍式场效应晶体管(FinFET))的发展。FinFET被制造为具有从衬底延伸的薄而垂直的“鳍”部。FinFET的沟道形成在该薄鳍部中。栅极提供在鳍部上方。FinFET的优势可以包括降低短沟道效应以及提高电流。
[0006]尽管现有的FinFET器件和制造FinFET器件的方法通常已经能够满足它们的预期目的，但是它们并不是在各个方面都是完全令人满意的。
【发明内容】
[0007]根据本发明的一个方面，提供了一种鳍式场效应晶体管(FinFET)器件结构，包括:衬底，其中，所述衬底包括第一区和第二区；隔离结构，形成在所述衬底上;第一鳍结构，形成在所述第一区上;第二鳍结构，形成在所述第二区上，其中，所述第一鳍结构的数目大于所述第二鳍结构的数目；其中，所述第一鳍结构具有从所述隔离结构的顶面至所述第一鳍结构的顶面测得的第一高度;所述第二鳍结构具有从所述隔离结构的顶面至所述第二鳍结构的顶面测得的第二高度；以及所述第一高度和所述第二高度之间的间隙在约0.4nm至约4nm的范围内。
[0008]优选地，所述第一鳍结构的顶面与所述第二鳍结构的顶面平齐。
[0009]优选地，，所述第一高度在约1nm至约50nm的范围内。
[0010]优选地，两个相邻的所述第一鳍结构具有第一节距，两个相邻的所述第二鳍结构具有第二节距，并且所述第二节距大于所述第一节距。
[0011]优选地，两个相邻的所述第一鳍结构具有第一节距，两个相邻的所述第二鳍结构具有第二节距，并且所述第二节距等于所述第一节距。
[0012]优选地，该鳍式场效应晶体管(FinFET)器件结构还包括:第一栅极结构，形成在所述第一鳍结构的中间部分上；以及第二栅极结构，形成在所述第二鳍结构的中间部分上，其中，所述第一栅极结构的顶面与所述第二栅极结构的顶面平齐。
[0013]优选地，所述第一高度和所述第二高度之间的间隙在约Inm至约3nm的范围内。
[0014]优选地，该鳍式场效应晶体管(FinFET)器件结构还包括:形成在所述第二区上的剩余的鳍结构，其中，所述剩余的鳍结构完全地被所述隔离结构覆盖。
[0015]根据本发明的另一方面，提供了一种鳍式场效应晶体管(FinFET)器件结构，包括:衬底，其中，所述衬底包括第一区和第二区；第一鳍结构，形成在所述第一区中的所述衬底上;第二鳍结构，形成在所述第二区中的所述衬底上；隔离结构，形成在所述衬底上，其中，所述隔离结构包括位于两个邻近的所述第一鳍结构之间的第一部分和位于两个邻近的所述第二鳍结构之间的第二部分，以及所述第一部分的顶面和所述第二部分的顶面之间的间隙在约0.4nm至约4nm的范围内。
[0016]优选地，该鳍式场效应晶体管(FinFET)器件结构还包括:栅极结构，形成在所述第一鳍结构和所述第二鳍结构的中间部分上，其中，所述栅极结构包括高k介电层和形成在所述高k介电层上的金属栅电极层。
[0017]优选地，两个邻近的所述第一鳍结构具有第一节距，两个邻近的所述第二鳍结构具有第二节距，并且所述第二节距大于所述第一节距。
[0018]优选地，该鳍式场效应晶体管(FinFET)器件结构还包括:源极/漏极(S/D)结构，邻近于所述栅极结构；以及层间介电(ILD)结构，形成在所述S/D结构和所述衬底上。
[0019]优选地，该鳍式场效应晶体管(FinFET)器件结构还包括:剩余的鳍结构，形成在所述第二区上，其中，所述剩余的鳍结构被所述隔离结构覆盖。
[0020]根据本发明的又一方面，提供了一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括:提供衬底，其中，所述衬底具有第一区和第二区；分别在所述第一区和所述第二区上形成第一鳍结构和第二鳍结构，其中，所述第一鳍结构的数目大于所述第二鳍结构的数目；在所述第一鳍结构和所述第二鳍结构上形成牺牲层，其中，从所述第一鳍结构的顶面到所述牺牲层的顶面测得第一厚度，并且所述第一厚度在约1nm至约50nm的范围内；以及对所述牺牲层实施蚀刻工艺以在所述衬底上形成隔离结构，其中，所述第一鳍结构具有从所述隔离结构的顶面至所述第一鳍结构的顶面测得的第一高度，所述第二鳍结构具有从所述隔离结构的顶面至所述第二鳍结构的顶面测得的第二高度，以及所述第一高度和所述第二高度之间的间隙在约0.4nm至约4nm的范围内。
[0021]优选地，在所述第一区和所述第二区上分别形成所述第一鳍结构和所述第二鳍结构包括:在所述衬底上形成衬垫层;在所述衬垫层上形成硬掩模层;在所述硬掩模层上形成光刻胶层；图案化所述光刻胶层以形成图案化的光刻胶层；以及将所述图案化的光刻胶层用作掩模来图案化所述硬掩模层和所述衬垫层以形成所述图案化的硬掩模层和所述图案化的衬垫层；
[0022]将所述图案化的硬掩模层和所述图案化的衬垫层用作掩模来蚀刻所述衬底的一部分。
[0023]优选地，在所述第一鳍结构和所述第二鳍结构上形成牺牲层之前，还包括:
[0024]在所述第一鳍结构和所述第二鳍结构上形成介电层；以及
[0025]减薄所述介电层以暴露所述硬掩模层的顶面，使得所述介电层的顶面与所述硬掩模层的顶面平齐。
[0026]优选地，该方法还包括:去除所述硬掩模层和所述衬垫层以形成凹槽；以及在所述凹槽中形成所述牺牲层。
[0027]优选地，在所述第一区和所述第二区上形成所述第一鳍结构和所述第二鳍结构包括:在所述第一区中形成所述第一鳍结构以及在所述第二区中形成所述第二鳍结构，其中，所述第一鳍结构的数目与所述第二鳍结构的数目相同；以及去除所述第二鳍结构的一部分，使得所述第一鳍结构的数目大于所述第二鳍结构的数目。
[0028]优选地，该方法还包括:在所述第一鳍结构和所述第二鳍结构的中间部分上形成栅极结构。
[0029]优选地，该方法还包括:在所述第一鳍结构和所述第二鳍结构的中间部分上形成伪栅极结构；去除所述第一鳍结构的顶部以形成腔体;在所述腔体中和所述腔体上形成源极/漏极结构;在所述S/D结构和所述伪栅极结构上形成层间介电(ILD)结构。
[0030]优选地，该方法还包括:去除所述伪栅极结构以形成沟槽;在所述沟槽中形成高k介电层；以及在所述高k介电层上形成金属栅电极层。
【附图说明】
[0031]当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
[0032]图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构的截面图。
[0033]图2A至图2H示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面图。
[0034]图2C’示出了根据本发明的一些实施例的图2C的另一实施例的截面图。
[0035]图2H’示出了根据本发明的一些实施例的图2H的另一实施例的截面图。
[0036]图3A至图3C示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面图。
[0037]图4A至图4G示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面图。
[0038]图5A至图5B示出了根据本发明的一些实施例的在鳍结构上形成栅极结构的截面图。
[0039]图6A至图6F示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面图。
【具体实施方式】
[0040]以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
[0041]公开了实施例的一些变化。贯穿各个视图和说明性实施例，相同的标号用于指示相同的元件。应当理解，在方法之前、器件和之后可以提供额外的操作，以及对于方法的其他实施例描述的操作中的一些可以被替换或消除。
[0042]提供了用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。图1示出了根据本发明的一些实施例的鳍式场效应晶体管(FinFET)器件结构100的截面图。
[0043]参照图1，提供衬底102，以及在衬底102上形成隔离结构120。隔离结构120防止电干扰或串扰。衬底102具有第一区10和第二区20。在第一区10中的衬底102上形成第一鳍结构110a，以及在第二区20中的衬底102上形成第二鳍结构110b。第一鳍结构IlOa基本上彼此平行。第二鳍结构IlOb基本上彼此平行。
[0044]在第一区10中的第一鳍结构IlOa的数目大于在第二区20中的第二鳍结构IlOb的数目。在一些实施例中，两个相邻的第一鳍结构IlOa具有第一节距P1，两个相邻的第二鳍结构i 10b具有第二节距P2，并且第二节距P2大于第一节距P1 ο换句话说，第一鳍结构I 1a的图案密度大于第二鳍结构11Ob的图案密度。
[0045]每个第一鳍结构I 1a均具有顶部和底部，以及顶部从隔离结构120处突出而底部嵌入在隔离结构120中。每个第二鳍结构IlOb均具有顶部和底部，以及顶部从隔离结构120处突出而底部嵌入在隔离结构120中。应当注意，第一鳍结构IlOa的顶面与第二鳍结构IlOb的顶面基本上平齐。
[0046]每个第一鳍结构IlOa均具有从隔离结构120的顶面至第一鳍结构IlOa的顶面测量的第一高度Hi。每个第二鳍结构I 1b均具有从隔离结构120的顶面至第二鳍结构IlOb的顶面测量的第二高度H2。在一些实施例中，第一高度H1在从约30nm至约50nm的范围内。在一些实施例中，第二高度H2在约30.1nm至约50.1nm的范围内。在一些实施例中，第一高度H1和第二高度H2之间的间隙Δ H在约0.4nm至约4nm的范围内。在一些实施例中，第一高度H1和第二高度H2之间的间隙Δ H在从约Inm至约3nm的范围内。
[0047]图2A至图2H示出了根据本发明的一些实施例的沿着图1的线AA’形成鳍式场效应晶体管(FinFET)器件结构100的截面图。
[0048]如图2A所示，FinFET器件结构100包括衬底102。衬底具有第一区10和第二区20。衬底102可以由硅或其他半导体材料制成。可选地或额外地，衬底102可以包括其他元素半导体材料，诸如锗。在一些实施例中，衬底102可以由化合物半导体(诸如，碳化硅、砷化镓、砷化铟或磷化铟)制成。在一些实施例中，衬底102可以由合金半导体(诸如，硅锗、碳化硅锗、磷砷化镓或磷铟化镓)制成。在一些实施例中，衬底102包括外延层。例如，在一些实施例中，衬底102具有位于块状半导体上面的外延层。
[0049]此后，衬垫层104和硬掩模层106可以形成在衬底102上，并且掩模层108形成在硬掩模层106上。通过图案化工艺来图案化光刻胶层108。图案化工艺包括光刻工艺和蚀刻工艺。光刻工艺包括光刻胶涂覆(例如，旋涂)、软烘、掩模对准、曝光、曝光后烘烤、使光刻胶显影、冲洗和干燥(例如，硬烘)。蚀刻工艺包括干蚀刻工艺或湿蚀刻工艺。
[0050]衬垫层104是位于衬底102和硬掩模层106之间的缓冲层。此外，当去除硬掩模层106时，衬垫层104用作停止层。衬垫层104可以由氧化硅制成。硬掩模层106可以由氧化硅、氮化硅、氮氧化硅或其他适用的材料制成。在其他一些实施例中，一个或多个硬掩模层106形成在衬垫层104上方。
[0051]通过沉积工艺(诸如化学汽相沉积(C V D)工艺、高密等离子体化学汽相沉积(HDPCVD)工艺、旋涂工艺、溅射工艺或其他适用的工艺)形成衬垫层104和硬掩模层106。
[0052]如图2B所示，根据一些实施例，在图案化光刻胶层108之后，将图案化的光刻胶层108用作掩模来图案化衬垫层104和硬掩模层106。结果，获得图案化的衬垫层104和硬掩模层 106。
[0053]此后，将图案化的衬垫层104和硬掩模层106用作掩模来对衬底102实施蚀刻工艺以形成鳍结构110。蚀刻工艺可以是干蚀刻工艺或湿蚀刻工艺。在一些实施例中，通过干蚀刻工艺蚀刻衬底102。干蚀刻工艺包括使用氟基的蚀刻气体，诸如SF6、CxFy，NF3或它们的组合。蚀刻工艺可以是时间控制工艺，并且一直持续到鳍结构110达到预定高度。在一些其他实施例中，鳍结构110的宽度从顶部到底部逐渐增加。
[0054]如图2C所示，根据一些实施例，在形成鳍结构110之后，去除光刻胶层108以及去除鳍结构110在第二区20中的一部分。因此，在第一区10中形成第一鳍结构IlOa以及在第二区20中形成第二鳍结构110b。在两个邻近的第一鳍结构IlOa之间形成第一沟槽109a，以及在两个邻近的第二鳍结构IlOb之间形成第二沟槽109b。
[0055]应当注意，在第一区10中的第一鳍结构IlOa的图案密度大于在第二区20中的第二鳍结构IlOb的图案密度。形成在第一区10中的器件和形成在第二区20中的器件分别且独立地实施不同的功能。
[0056]如图2C所示，两个相邻的第一鳍结构IlOa具有第一节距P1，以及两个相邻的第二鳍结构IlOb具有第二节距p2。第二节距?2大于第一节距P1。换句话说，在第二区20中形成的第二沟槽109b的宽度大于在第一区10中形成的第一沟槽109a的宽度。
[0057]如图2C’所示，在其他一些实施例中，鳍结构110的去除部分没有被完全去除，剩余的鳍部IlOc形成为邻近第二鳍结构110b。在一些实施例中，剩余的鳍部分IlOc的高度小于第一鳍结构I 1a的高度的一半。
[0058]应当注意，第一鳍结构IlOa和第二鳍结构IlOb的数目可以根据实际应用来调整，而并不限制于在第一区10中的四个第一鳍结构IlOa和在第二区20中的两个第二鳍结构IlOb0
[0059]如图2D所示，根据一些实施例，在形成第一鳍结构I 1a和第二鳍结构I 1b之后，在两个邻近的第一鳍结构IlOa之间的第一沟槽109a和两个邻近的第二鳍结构IlOb之间的第二沟槽109b内形成介电材料112，以及介电材料112形成在第一鳍结构I 1a第二鳍结构IlOb上方。
[0060]在一些实施例中，介电材料112由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)或另一低k介电材料制成。可以通过化学汽相沉积(CVD)工艺、旋涂玻璃工艺或另一适用的工艺来沉积介电材料112。
[0061]此后，如图2E所示，减薄或平坦化介电材料112以暴露硬掩模层106的顶面。结果，介电材料112的顶面与硬掩模层106的顶面平齐。在一些实施例中，通过化学机械抛光(CMP)工艺来减薄介电材料112。
[0062]如图2F所示，根据一些实施例，在减薄或平坦化介电材料112之后，去除硬掩模层106和衬垫层104以形成凹槽113。通过诸如干蚀刻工艺或湿蚀刻工艺的蚀刻工艺来去除硬掩模层106和衬垫层104。
[0063]如图2G所示，根据一些实施例，在形成凹槽113之后，在凹槽113中以及在介电材料112上形成牺牲层114。牺牲层114用于保护第一鳍结构IlOa和第二鳍结构IlOb的顶面。牺牲层114可以具有单层或多层。牺牲层114由氧化硅、氮化硅、氮氧化硅或它们的组合制成。
[0064]在其他一些实施例中，在形成牺牲层114之后，对鳍结构110的顶面可选地实施离子注入工艺(未示出)。离子注入工艺被配置为用掺杂剂来掺杂沟道区，以及沟道区形成在栅极结构(随后形成)下面。
[0065]对于具有不同暴露面积的区域(或蚀刻面积)，由于负载效应难以控制蚀刻的一致性。取决于鳍结构和蚀刻种类的结合，负载效应为用于较大暴露区域的蚀刻速率或者快于或者慢于用于较小暴露区域的蚀刻速率。换句话说，负载效应为大区域中的蚀刻速率与小区域中的蚀刻速率不匹配。这意味着图案密度可以影响负载效应。由此，当蚀刻在不同区10和20中的具有不同的图案密度的第一鳍结构I 1a和第二鳍结构I 1b时，更加难以控制蚀刻深度的一致性。
[0066]为了减小负载效应，在第一鳍结构I1a和第二鳍结构I 1b上过沉积牺牲层114。换句话说，牺牲层114的沉积厚度高于正常厚度(可以小于约5nm)。
[0067]将牺牲层114的厚度保持在一个范围内以减小负载效应。在一些实施例中，牺牲层114具有在第一区10中的第一厚度T1以及在第二区20中的第二厚度T2。在一些实施例中，第一厚度Ti在从约1nm至约50nm的范围内。在一些实施例中，第二厚度T2在从约1nm至约50nm的范围内。如果第一厚度!^或第二厚度T2小于10nm，则蚀刻时间太短并且难以使蚀刻量保持在预期范围内，从而过蚀刻介电层112。如果第一厚度T1或第二厚度T2大于50nm，则蚀刻时间太长并且因此增加了制造成本。
[0068]此后，如图2H所示，根据一些实施例，去除牺牲层114。此后，去除介电材料112的顶部以形成隔离结构120。在一些实施例中，通过蚀刻工艺去除牺牲层114。在一些实施例中，通过另一蚀刻工艺去除介电材料112的顶部。剩余的介电材料112被视为浅沟槽隔离(STI)结构120。
[0069]暴露第一鳍结构IlOa的顶部，以及顶部具有从隔离结构120的顶面至第一鳍结构IlOa的顶面测得的第一高度出。同样，暴露第二鳍结构IlOb的顶部，以及顶部具有从隔离结构120的顶面至第二鳍结构IlOb的顶面测得的第二高度Hs。
[0070]在一些实施例中，第一高度H1和第二高度H2之间的间隙Δ H在约0.4nm至约4nm的范围内。如果第一高度Hi和第二高度H2之间的间隙Δ H大于4nm，则通过随后的操作在第一鳍结构IlOa和第二鳍结构IlOb上形成的沉积各层(诸如，栅极介电层和栅电极层)的厚度的一致性难以控制。相反，当间隙保持在约0.4nm至约4nm的范围内时，改进了沉积层的厚度的一致性，从而也改进FinFET结构的性能。
[0071]在一些实施例中，第一厚度T1与第一高度H1的比率(IVH1)在约0.2至约0.5的范围内。如果比率大于0.5，过量的牺牲层114被浪费，且提高制造成本。如果比率小于0.2，则负载效应严重。
[0072]图2H’示出了根据本发明的一些实施例的图2H的另一实施例的截面图。如图2H’所示，剩余的鳍结构11Oc完全被隔离结构120覆盖。
[0073]图3A至图3C示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面图。
[0074]参照图3A，在第一区10中的衬底102上形成第一鳍结构110a，以及在第二区20中的衬底102上形成第二鳍结构110b。
[0075]此后，如图3B所示，根据本发明的一些实施例，在第一鳍结构IlOa和第二鳍结构
I1b上形成介电材料112。在第一鳍结构I 1a和第二鳍结构I 1b上方过沉积介电层112。如上所述，可以通过形成过沉积的介电层112来减小第一区10和第二区20之间的负载效应。
[0076]如图3C所示，根据一些实施例，在形成介电材料112之后，实施蚀刻工艺以去除介电材料112。此外，也去除衬垫层104和硬掩模层106。结果，第一区10中的每个第一鳍结构IlOa均具有第一高度出以及第二区20中的每个第二鳍结构IlOb均具有第二高度H2。在一些实施例中，第一高度^和第二高度H2之间的间隙Δ H在约0.4nm至约4nm的范围内。在一些实施例中，第一高度H1和第二高度H2之间的间隙Δ H在约Im至约3m的范围内。
[0077]图4A至图4G示出了根据本发明的一些实施例的形成鳍式场效应晶体管(FinFET)器件结构的截面图。
[0078]参照图4A，在衬底102上形成鳍结构110。在第一区10中的鳍结构110的数目与在第二区20中的相同。
[0079]如图4所示，根据一些实施例，在形成鳍结构110之后，去除第二区20中的第二鳍结构11Ob的一部分。例如，第二鳍结构11Ob的数目从四个减小到两个。
[0080]两个相邻的第一鳍结构IlOa具有第一节距P1，两个相邻的第二鳍结构IlOb具有第二节距p3。在一些实施例中，第一节距P1基本上等于第三节距p3。第一鳍结构IlOa的数目大于第二鳍结构IlOb的数目，以及第一区10的区域与第二区20的面积相同。因此，在第一区10中的第一鳍结构IlOa的图案密度大于在第二区20中的第二鳍结构IlOb的图案密度。
[0081]如图4C所示，根据本发明的一些实施例，在形成第一鳍结构IlOa和第二鳍结构IlOb之后，在第一鳍结构IlOa和第二鳍结构IlOb上以及在两个邻近的第一鳍结构IlOa之间的沟槽内和在两个邻近的第二鳍结构11Ob之间的沟槽内形成介电层112。
[0082]如图4D所示，根据本发明的一些实施例，在形成介电层112之后，对介电层112实施平坦化工艺直至暴露硬掩模层106的顶面。在一些实施例中，平坦化工艺是化学机械抛光工艺(CMP)0
[0083]此后，如图4E所示，根据本发明的一些实施例，去除硬掩模层106和衬垫层104。通过多次蚀刻工艺单独去除硬掩模层106和衬垫层104。
[0084]此后，如图4F所示，根据本发明的一些实施例，在凹槽113中以及在介电材料112上形成牺牲层114。如上所述，过沉积牺牲层114，从而减小负载效应。因此，提高了鳍部高度的一致性。
[0085]此后，如图4G所示，根据本发明的一些实施例，去除牺牲层114。
[0086]第一区域10中的第一鳍结构I1a具有第一高度H1，以及第二区域20中的第二鳍结构IlOb具有第二高度H2。第一高度出和第二高度出之间的高度差被限定为Δ H。由于负载效应减小，因此高度差△ H也减小。当高度差△ H减小时，提高了第一鳍结构I1a和第二鳍结构11Ob的高度的一致性。因此，改善了FinFET器件的性能。
[0087]图5A至图5B示出了根据本发明的一些实施例的在鳍结构上形成栅极结构的截面图。
[0088]如图5A所示，在第一鳍结构I 1a的中间部分和第二鳍结构I 1b的中间部分上形成栅极结构220。栅极结构包括栅极介电层208和栅电极层210。在栅极结构220的相对两侧上形成栅极间隔件212。
[0089]栅极介电层208由诸如氧化硅、氮化硅氮氧化硅、具有高介电常数(高k)的介电材料或它们的组合的介电材料制成。通过沉积工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密等离子体CVD(HDPCVD)、金属有机CVD(MOCVD)或等离子体增强CVD (PECVD))形成栅极介电层208。
[0090]在一些实施例中，栅电极层210由导电或非导电材料制成。在一些实施例中，栅极结构220是伪栅极结构，并且栅电极210由多晶硅制成。栅电极210通过沉积工艺(诸如化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密等离子体CVD(HDPCVD)、金属有机CVD (MOCVD)或等离子体增强CVD (PECVD))形成。
[0091]如图5B所示，去除栅极结构220的一部分，从而在第一区10中形成第一栅极结构220a以及在第二区20中形成第二栅极结构220b。第一栅极结构220a的顶面与第二栅极结构220b的顶面基本上平齐。
[0092]图6A至图6F示出了根据本发明的一些实施例的形成鳍结构的截面图。
[0093]如图6A所示，栅极结构220是伪栅极结构。伪栅极结构220将被去除且被实际的栅极结构替代。每个伪栅极结构220均包括伪栅极介电层208和伪栅电极层210。
[0094]此后，如图6B所示，根据本发明的一些实施例，通过去除第一鳍结构IlOa和第二鳍结构I 1b的顶部形成腔体111。
[0095]如图6C所示，根据本发明的一些实施例，在形成腔体111之后，在腔体111中形成源极/漏极(3/1))结构130。
[0096]在一些实施例中，源极/漏极结构130是应变的源极/漏极结构130。在一些实施例中，源极/漏极结构130包括硅锗(SiGe)、锗(Ge)、砷化铟(InAs)、砷化镓铟(InGaAs)、锑化铟(InSb)、砷化镓(GaAs)、锑化镓(GaSb)、磷化铝铟(InAlP)、磷化铟(InP)或它们的组合。
[0097]在一些实施例中，通过外延(epi)工艺在第一鳍结构IlOa和第二鳍结构IlOb上生长应变材料来形成源极/漏极(S/D)结构130。此外，应变材料的晶格常数可以不同于衬底102的晶格常数。外延工艺可以包括选择性外延生长(SEG)工艺、CVD沉积工艺(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延或其他合适的外延工艺。
[0098]此后，如图6D所示，根据本发明的一些实施例，在衬底102上方的源极/漏极(S/D)结构130上方形成层间介电(ILD)结构132。
[0099]在一些实施例中，在隔离结构120和伪栅极结构220上方形成层间介电(ILD)材料。此后，对ILD材料实施平坦化工艺直到暴露伪栅极结构220的顶面。在一些实施例中，通过化学机械抛光(CMP)工艺来平坦化ILD材料。结果，形成ILD结构132。在其他一些实施例中，在形成ILD结构132之前形成接触蚀刻停止层(CESL)(未示出)。
[0100]ILD结构132包括位于两个相邻的第一鳍结构IlOa之间的第一部分和位于两个相邻的第二鳍结构IlOb之间的第二部分。应当注意，ILD结构132的第一部分的顶面和ILD结构132的第二部分的顶面之间存在间隙。在一些实施例中，该间隙在从约0.4nm至约4nm的范围内。在一些实施例中，该间隙在约Inm至约3nm的范围内。
[0101]层间介电(ILD)材料可以包括由多种介电材料(诸如氧化硅、氮化硅、氮氧化硅、四乙氧基硅烷(TEOS)、磷硅酸盐玻璃((PSG)、硼磷硅酸盐玻璃(BPSG)、低k介电材料和/或其他适用的介电材料)制成的多层。低k介电材料的实例包括但不限于氟化硅玻璃(FSG)、碳掺杂的氧化硅、非晶氟化碳、聚对二甲苯、苯并环丁烯双联体(BCB)或聚酰亚胺。可以通过化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、旋涂或其他适用的工艺来形成层间介电(ILD)材料。
[0102]如图6E所示，根据本发明的一些实施例，在形成层间介电(ILD)材料132之后，去除伪栅极材料220以在ILD结构132中形成沟槽133。通过实施第一蚀刻工艺和第二蚀刻工艺来去除伪栅极材料220。通过第一蚀刻工艺去除伪栅电极层208，以及通过第二蚀刻工艺去除伪栅极介电层210。在一些实施例中，第一蚀刻工艺是干蚀刻工艺，以及第二蚀刻工艺是湿蚀刻工艺。在一些实施例中，干蚀刻工艺包括使用蚀刻气体，诸如CF4、Ar、NF3、Cl2、He、HBr、
O2、N2、CH3F、CH4、CH2F2 它们的组合。
[0103]当去除伪栅极结构220时，如果第一高度出和第二高度出之间的间隙大于4nm时，伪栅极结构220在第一区10中的去除高度可以与在第二区20的去除高度不同。因此，在第一区10中的伪栅极结构220被完全地去除，而伪栅极结构220的一些仍保留在第二区20中。在第一区10中的沟槽133的深度不等于在第二区20中的沟槽133的深度。如果伪栅极结构220的一些仍保留在第二区20中，则不利于填充随后形成的实际栅极介电层和实际栅电极层。
[0104]应当注意，与上述实施例相反，第一鳍结构I1a和第二鳍结构I 1b之间的间隙保持在从约0.4nm至约4nm的范围内，从而伪栅极结构220在第一区10中的蚀刻深度基本上等于伪栅极结构220在第二区20中的蚀刻深度。有利于填充如图6F所示的随后形成的真栅极介电层(诸如)和真栅电极层(诸如栅电极层142)。
[0105]如图6F所示，根据一些实施例，在形成沟槽133之后，将栅极介电层140和栅电极层142填充至沟槽133内。因此获得包括栅极介电层140和栅电极层142的栅极结构144。
[0106]在一些实施例中，栅极介电层140由高k介电材料制成。高k介电材料可以包括氧化給、氧化错、氧化铝、二氧化給-氧化铝合金、氧化給娃、氮氧化給娃、氧化給钽、氧化給钛、氧化铪锆等。
[0107]在一些实施例中，栅电极层142由金属材料制成。金属材料可以包括N功函金属或P功函金属。N功函金属包括钨(W)、铜(Cu)、钛(Ti)、银(Ag)、铝(Al)、钛铝合金(TiAl)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳氮化钽(TaCN)、氮化钽硅(TaSiN)、猛(Mn)、锆(Zr)或它们的组合。P功函金属包括氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、铷(Ru)或它们的组合。
[0108]如图6F所示，栅极结构144横向覆盖在鳍结构110的中间部分上。在栅极结构144下形成沟道区，并且沟道区被栅极结构144环绕。
[0109]提供用于形成鳍式场效应晶体管(FinFET)器件结构的实施例。鳍结构形成在具有第一区和第二区的衬底上方，以及隔离结构形成衬底上方。第一鳍结构形成在第一区上，以及第二鳍结构形成在第二区上，以及第一鳍结构的数目大于第二鳍结构的数目。为了降低负载效应，在第一鳍结构和第二鳍结构的制造期间，在第一鳍结构、第二鳍结构和隔离结构上过沉积牺牲层。换句话说，牺牲层的厚度高于正常厚度(可以为约5nm更少)。结果，第一鳍结构具有第一高度，第二鳍结构具有第二高度，以及第一高度和第二高度之间的间隙保持在从约0.4nm至约4nm的范围内。
[0110]由于减小了负载效应，第一高度和第二高度之间的高度差也减小了。当高度差减小时，改进了第一鳍结构和第二鳍结构的高度的一致性，因此，改进了FinFET结构的性能。
[0111]在一些实施例中，提供了鳍式场效应晶体管(FinFET)器件结构。FinFET器件结构包括衬底，以及衬底包括第一区和第二区。FinFET器件结构包括形成在衬底上的隔离结构和形成在第一区上的第一鳍结构。FinFET器件结构也包括形成在第二区上的第二鳍结构，以及第一鳍结构的数目大于第二鳍结构的数目。第一鳍结构具有从隔离结构的顶面至第一鳍结构的顶面测量的第一高度，第二鳍结构具有从隔离结构的顶面至第二鳍结构的顶面测量的第二高度，以及第一高度和第二高度之间的间隙保持在约0.4nm至约4nm的范围内。
[0112]在一些实施例中，提供了鳍式场效应晶体管(FinFET)器件结构。FinFET器件结构包括衬底，以及衬底包括第一区和第二区。FinFET器件结构包括形成在第一区中的衬底上的第一鳍结构以及形成在第二区中的衬底上的第二鳍结构。FinFET器件还包括形成在衬底上的隔离结构，其中隔离结构包括位于两个邻近的第一鳍结构之间的第一部分和位于两个邻近的第二鳍结构之间的第二部分。第一部分的顶面和第二部分的顶面之间的间隙在约0.4nm至约4nm的范围内。
[0113]在一些实施例中，提供了用于形成鳍式场效应晶体管(FinFET)器件结构的方法。该方法包括提供衬底，以及衬底具有第一区和第二区。该方法也包括分别在第一区和第二区上形成第一鳍结构和第二鳍结构，以及第一鳍结构的数目大于第二鳍结构的数目。该方法还包括，在第一鳍结构和第二鳍结构上形成牺牲层，以及从第一鳍结构的顶面到牺牲层的顶面测量第一厚度，以及第一厚度在约1nm至约50nm的范围内，该方法包括对牺牲层实施蚀刻工艺以在衬底上形成隔离结构，以及其中第一鳍结构具有从隔离结构的顶面至第一鳍结构的顶面测量的第一高度，第二鳍结构具有从隔离结构的顶面至第二鳍结构的顶面测量的第二高度，以及第一高度和第二高度之间的间隙保持在约0.4nm至约4nm的范围内。
[0114]上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【主权项】
1.一种鳍式场效应晶体管(FinFET)器件结构，包括: 衬底，其中，所述衬底包括第一区和第二区； 隔离结构，形成在所述衬底上； 第一鳍结构，形成在所述第一区上； 第二鳍结构，形成在所述第二区上，其中，所述第一鳍结构的数目大于所述第二鳍结构的数目； 其中，所述第一鳍结构具有从所述隔离结构的顶面至所述第一鳍结构的顶面测得的第一高度； 所述第二鳍结构具有从所述隔离结构的顶面至所述第二鳍结构的顶面测得的第二高度；以及 所述第一高度和所述第二高度之间的间隙在约0.4nm至约4nm的范围内。2.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述第一鳍结构的顶面与所述第二鳍结构的顶面平齐。3.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，其中，所述第一高度在约10]11]1至约50111]1的范围内。4.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，其中，两个相邻的所述第一鳍结构具有第一节距，两个相邻的所述第二鳍结构具有第二节距，并且所述第二节距大于所述第一节距。5.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，其中，两个相邻的所述第一鳍结构具有第一节距，两个相邻的所述第二鳍结构具有第二节距，并且所述第二节距等于所述第一节距。6.根据权利要求1所述的鳍式场效应晶体管(FinFET)器件结构，还包括: 第一栅极结构，形成在所述第一鳍结构的中间部分上；以及 第二栅极结构，形成在所述第二鳍结构的中间部分上，其中，所述第一栅极结构的顶面与所述第二栅极结构的顶面平齐。7.一种鳍式场效应晶体管(FinFET)器件结构，包括: 衬底，其中，所述衬底包括第一区和第二区； 第一鳍结构，形成在所述第一区中的所述衬底上； 第二鳍结构，形成在所述第二区中的所述衬底上； 隔离结构，形成在所述衬底上，其中，所述隔离结构包括位于两个邻近的所述第一鳍结构之间的第一部分和位于两个邻近的所述第二鳍结构之间的第二部分，以及 其中，所述第一部分的顶面和所述第二部分的顶面之间的间隙在约0.4nm至约4nm的范围内。8.根据权利要求7所述的鳍式场效应晶体管(FinFET)器件结构，还包括: 栅极结构，形成在所述第一鳍结构和所述第二鳍结构的中间部分上，其中，所述栅极结构包括高k介电层和形成在所述高k介电层上的金属栅电极层。9.一种用于形成鳍式场效应晶体管(FinFET)器件结构的方法，包括: 提供衬底，其中，所述衬底具有第一区和第二区； 分别在所述第一区和所述第二区上形成第一鳍结构和第二鳍结构，其中，所述第一鳍结构的数目大于所述第二鳍结构的数目； 在所述第一鳍结构和所述第二鳍结构上形成牺牲层，其中，从所述第一鳍结构的顶面到所述牺牲层的顶面测得第一厚度，并且所述第一厚度在约1nm至约50nm的范围内；以及对所述牺牲层实施蚀刻工艺以在所述衬底上形成隔离结构， 其中，所述第一鳍结构具有从所述隔离结构的顶面至所述第一鳍结构的顶面测得的第一高度， 所述第二鳍结构具有从所述隔离结构的顶面至所述第二鳍结构的顶面测得的第二高度，以及 所述第一高度和所述第二高度之间的间隙在约0.4nm至约4nm的范围内。10.根据权利要求9所述的用于形成鳍式场效应晶体管(FinFET)器件结构的方法，其中，在所述第一区和所述第二区上分别形成所述第一鳍结构和所述第二鳍结构包括:在所述衬底上形成衬垫层； 在所述衬垫层上形成硬掩模层； 在所述硬掩模层上形成光刻胶层； 图案化所述光刻胶层以形成图案化的光刻胶层；以及 将所述图案化的光刻胶层用作掩模来图案化所述硬掩模层和所述衬垫层以形成所述图案化的硬掩模层和所述图案化的衬垫层； 将所述图案化的硬掩模层和所述图案化的衬垫层用作掩模来蚀刻所述衬底的一部分。
【文档编号】H01L21/336GK106024885SQ201610168040
【公开日】2016年10月12日
【申请日】2016年3月23日
【发明人】赵益承, 张家玮, 巫柏奇, 李荣瑞
【申请人】台湾积体电路制造股份有限公司