具有集成到栅极结构中的rc网络的高电子迁移率晶体管的制作方法

具有集成到栅极结构中的rc网络的高电子迁移率晶体管的制作方法
【专利摘要】本公开涉及具有集成到栅极结构中的RC网络的高电子迁移率晶体管，其中高电子迁移率晶体管包括缓冲区域以及与缓冲区域邻接并沿着缓冲区域延伸的阻挡区域，缓冲区域和阻挡区域由具有不同带隙的半导体材料形成，并且由二维电荷载流子气体形成导电沟道。栅极结构被配置为控制沟道的传导状态，并且包括导电栅电极、第一掺杂半导体区域、第二掺杂半导体区域和电阻器。第一掺杂半导体区域与栅电极的第一部分直接电接触。第二掺杂半导体区域与栅电极的第二部分直接电接触。第一和第二掺杂半导体区域相互形成pn结。栅电极的第一和第二部分通过电阻器相互电耦合。
【专利说明】
具有集成到栅极结构中的RC网络的高电子迁移率晶体管
技术领域
[0001] 本申请总体上涉及高电子迀移率晶体管，更具体地，涉及用于常闭型高电子迀移 率晶体管的栅极结构。
【背景技术】
[0002] 在各种应用中使用半导体晶体管，尤其是场效应可控开关器件，诸如MISFET(金属 绝缘体半导体场效应晶体管），以下也称为M0SFET(金属氧化物半导体场效应晶体管）和 HEMT (高电子迀移率场效应晶体管）（也已知为异质结构FET (HFET)和调制掺杂FET (MODFET)) AEMT是在具有不同带隙的两种材料(诸如GaN和AlGaN)之间具有结的晶体管。在 基于GaN/AlGaN的HEMT中，在AlGaN阻挡层和GaN缓冲层之间的界面处产生二维电子气 (2DEG)。在HEMT中，2DEG形成器件的沟道来代替掺杂区域(其在传统的M0SFET器件中形成沟 道）。类似的原理可用于选择形成二维空穴气（2DHG)的缓冲和阻挡层作为器件的沟道。2DEG 或2DHG通常称为二维载流子气体。在没有进一步的措施的情况下，异质结配置导致自传导 (即，常开型）晶体管。必须采取措施来防止HEMT的沟道区域在不具有正栅极电压的情况下 处于导通状态。
[0003] 由于异质结配置中的二维载流子气体的高电子迀移率，HEMT与许多传统的半导体 晶体管设计相比提供了高传导和低损耗。这些有利的传导特性使得HEMT在应用中是令人满 意的，包括但不限于用作电源和电源转换器、电动汽车、空调以及消费电子器件中的开关。 然而，常开型HEMT在这些应用中具有有限的应用性，因为这些器件必须伴随有可生成需要 使器件截止的负电压的电路装置。这些电路装置增加了设计的成本和复杂度。为此，通常期 望在HEMT中包括修改固有的常开型结构并提供常闭型器件的特征。
[0004] 用于为HEMT提供正阈值电压（即，常闭型器件）的一种技术包括在栅极结构中结合 修改沟道的固有传导状态的特征。例如，栅极结构例如可以通过掺杂绝缘部分来修改以生 成影响缓冲层中的传导带并局部耗尽沟道的电场。沟道可以通过向栅电极施加正电压来返 回到传导状态。从而，器件具有正阈值电压。然而，在器件的绝缘部分中引入掺杂物会确定 性地影响一个或多个器件参数，诸如泄露电流、最大栅极电压和跨导。因此，需要提供一种 常闭型HEMT而非确定性地影响器件参数。

【发明内容】

[0005] 公开了一种高电子迀移率晶体管。根据实施例，晶体管包括缓冲区域、与缓冲区域 邻接并沿着缓冲区域延伸的阻挡区域。缓冲区域和阻挡区域由具有不同带隙的半导体材料 形成，使得由于压电效应而在缓冲区域和阻挡区域之间的界面处出现包括二维电荷载流子 气体的导电沟道。晶体管还包括被配置为控制沟道的传导状态的栅极结构，栅极结构包括 导电栅电极、第一掺杂半导体区域、第二掺杂半导体区域和电阻器。第一掺杂半导体区域与 栅电极的第一部分直接电接触。第二掺杂半导体区域与栅电极的第二部分直接电接触。第 一和第二掺杂半导体区域具有相反的导电类型并相互形成pn结。栅电极的第一和第二部分 通过电阻器相互电耦合。
[0006] 根据另一实施例，晶体管包括缓冲区域以及与缓冲区域邻接且沿着缓冲区域延伸 的阻挡区域。缓冲区域和阻挡区域由具有不同带隙的半导体材料形成，使得由于压电效应 而在缓冲区域和阻挡区域之间的界面处出现包括二维电荷载流子气体的导电沟道。晶体管 还包括栅极结构，其被配置为控制沟道的传导状态并且包括导电栅电极和集成到栅极结构 中的RC网络。RC网络包括第一和第二电容器以及电阻器。第一和第二电容器以串联配置连 接在栅电极和沟道之间。电阻器与第一电容器并联连接并且与第二电容器串联连接。
[0007] 根据另一实施例，晶体管包括缓冲区域以及与缓冲区域邻接且沿着缓冲区域延伸 的阻挡区域。缓冲区域和阻挡区域由具有不同带隙的半导体材料形成，使得由于压电效应 而在缓冲区域和阻挡区域之间的界面处出现包括二维电荷载流子气体的导电沟道。晶体管 还包括相互隔开且与沟道欧姆接触的源电极和漏电极。晶体管还包括被配置为控制沟道的 传导状态的栅极结构，栅极结构包括导电栅电极、第一二极管、第二二极管和电阻器。栅极 结构被配置为使得沟道在正栅极-源极电位下处于传导状态而在零栅极-源极电位下处于 非传导状态。第一二极管被布置为在正栅极-源极电位下被正向偏置。第二二极管被布置为 在正栅极-源极电位下被反向偏置。在正栅极-源极电位下，只有栅电极和第一二极管之间 的连接通过电阻器。
【附图说明】
[0008] 附图的元件相互之间无需按比例绘制。类似的参考标号表示对应的类似部分。各 个所示实施例的特征可以组合，除非它们相互排除。在附图中示出并且以下在说明书中详 细描述实施例。
[0009] 图1示出了根据实施例的晶体管栅极输入的RC电路等效图。
[0010] 图2示出了根据实施例的图1所示RC电路的转移特性。
[0011] 图3示出了根据实施例的包括与输入电阻并联的电容器的晶体管栅极输入的RC电 路等效图。
[0012] 图4示出了根据实施例的图3所示RC电路中的转移特性。
[0013] 图5示出了根据实施例的具有集成到栅极结构中的两个相反极性的二极管的高电 子迀移率晶体管。
[0014] 图6示出了根据实施例的具有集成到栅极结构中的RC网络的高电子迀移率晶体 管，该栅极结构被配置为抑制泄露电流并提高开关速度。
[0015] 图7示出了根据实施例的图6的高电子迀移率晶体管的平面图。
[0016] 图8示出了根据另一实施例的具有集成到栅极结构中的RC网络的高电子迀移率晶 体管，该栅极结构被配置为抑制泄露电流并保持开关速度。
[0017] 图9示出了根据另一实施例的具有集成到栅极结构中的RC网络的高电子迀移率晶 体管，该栅极结构被配置为抑制泄露电流并保持开关速度。
【具体实施方式】
[0018] 本文描述的实施例包括由异质结衬底形成的高电子迀移率晶体管。衬底包括由具 有不同带隙的半导体材料(例如，GaN和AlGaN)形成的缓冲区域和阻挡区域，使得由于压电 效应在阻挡区域和缓冲区域之间的界面处产生包括二维电荷载气的导电通道。晶体管包括 栅极结构，其具有栅电极以及布置在栅电极和阻挡区域之间的两个相反导电类型掺杂的半 导体区域。一个掺杂区域被配置为局部地耗尽二维电荷载气并提供常闭型器件。
[0019] 有利地，栅极结构配置有两个二极管和电阻器，二极管和电阻器被统一布置为抑 制栅电极和沟道之间任何潜在的泄露电流。一个二极管在正栅极电位下被反向偏置，因此 阻挡了任何潜在的泄露电流。另一个二极管在正栅极电位下被正向偏置，但是这种正向偏 置仅可以通过电阻器来施加。电阻器可以具有非常大的电阻值（例如，在500 Ω和l〇kQ之 间），使得非常少的电流流过正向偏置的二极管。
[0020] 此外，两个二极管具有固有的电容值，其可以被调整为最佳比率，使得电阻器的相 对较高的电阻值不会不利地影响器件的开关速度。通过适当地选择栅极结构中的掺杂半导 体区域的掺杂浓度来实现这种调整。因此，本文所述的实施例为HEMT器件提供了集成到栅 极结构中的RC网络，RC网络提供在传统常闭型HEMT器件中不存在的转移特性。此外，与传统 的高HEMT器件相比，该器件可以以最小的成本增加来有效制造，因为电阻器和二极管可以 使用III-氮化物半导体材料(例如，p-GaN和N-GaN)的掺杂半导体层来形成。在附图的以下 讨论中可以明确进一步的优势。
[0021] 图1示出了RC网络100。此网络100是一阶网络，其具有与第一电容器104串联的第 一电阻器102。该RC网络100表示MISFET结构(诸如常闭型HEMT器件）中存在的固有电阻和电 容。
[0022] 图2示出了通过主极点近似表示的图1的RC网络100的转移特性。主极点近似将RC 网络100的时间-电压响应近似为电压阶梯信号，即电压从低值转变为用于使器件"0N"的高 值。可以看出，RC网络100两端的电压不会响应于阶梯信号立即从低值转换为高值，而是逐 渐从低值转变为高值。这种响应有助于与第一电容器104的充电相关联的时间延迟。第一电 容器104要求特定量的时间来达到全充电状态，从而施加阶梯信号的全偏置。通过时间常数 t = R*C来定义这种充电，其中R是第一电阻器102的电阻，C是第一电容器104的电容。通过以 下提供的等式1来描述图2的转移特性。
[0024]图2中的y轴表示第一电容器102两端与阶梯信号的全电压相关的百分比电压。图2 的X轴表示以τ为增量的RC网络的充电时间。第一电容器104以近似等式5τ的时间被有效完 全充电（更具体地，99.3%充电）。在许多应用中，期望减少与开关操作相关联的时间延迟。 这些改进允许增加可操作晶体管的频率。由于主极点时间常数τ仅取决于第一电阻器102的 电阻和第一电容器104的电容，所以具有两个电位参数可以被修改以减少与开关操作相关 联的时间延迟，即RC网络100的电容和电阻。例如，可以通过降低第一电容器104的电容来降 低时间常数τ。然而，在MISFET中，这种修改通常通过减薄栅极绝缘体和/或减小栅极绝缘体 的介电常数来实现，从而这会增加器件的泄露电流。相反，可以通过故意在栅极中增加电阻 以增加第一电阻器102的电阻来减小MI SFET结构中的泄露电流。然而，这些修改导致开关延 迟增加，因为时间常数τ与第一电阻器102的电阻成比例。换句话说，泄露电流和栅极电容之 间的折中通常在寻求优化MISFET器件的开关特性时不可避免。
[0025]图3示出了 RC网络106(或者更具体地，CRC电路），其与图1的RC网络100的不同之处 在于，第二电容器108与第一电阻器102并联连接并且与第二电容器108串联连接。第二电容 器108的结合在系统中引入零，这意味着转移特性不是完全取决于主极点时间常数τ，而是 也取决于零时间常数Τ。在该电路中，主极点时间常数τ被计算为τ = R(&+C2)，其中R是第一 电阻器102的电阻，&是第一电容器104的电容，以及C2是第二电容器108的电容。此外，在该 电路中，零时间常数T被计算为T = RC2,其中R是第一电阻器102的电阻，以及C2是第二电容器 108的电容。
[0026]图4示出了通过主极点时间常数τ和零时间常数T近似的图3的RC网络106的转移特 性。通过以下提供的等式2来描述图4的转移特性G(S)。
[0028]图4的y轴表示第一电容器104两端相对于阶梯信号的全电压的百分比电压。图4的 X轴表示以τ为增量的RC网络106的充电时间。可以看出，在电路中引入与第一电容器104并 联(parallel)的第二电容器108具有可用于减小与第一电容器104的充电相关联的开关延 迟的补偿效应。图3的RC网络106的响应时间取决于主极点时间常数τ和零时间常数T之间的 比率。具体对于1.5和0.5之间的比率值来说，与图1的RC网络100的响应时间相比，大大降低 了图3的RC网络106的响应时间。
[0029]在系统中包括零允许第一电阻器102的电阻非常高而不危害RC网络106的响应时 间。因此，在MISFET结构的情况下，该原理可用于故意增加器件的输入电阻以约束流过栅极 的泄露电流的量。同时，通过适当地调整第一和第二电容器104、108的电容值，器件的开关 时间可以保持或者甚至改善，从而实现主极点时间常数τ和零时间常数Τ之间的最佳比率。 现在将讨论利用这种概念的示例性器件结构。
[0030] 参照图5,示出了高电子迀移率晶体管200。该晶体管由衬底202形成，衬底202具有 缓冲区域204以及与缓冲区域204邻接且沿着缓冲区域204延伸的阻挡区域206。缓冲区域和 阻挡区域204、206由具有不同带隙的半导体材料制成，使得由于压电效应在缓冲区域和阻 挡区域204、206之间的界面处出现包括二维电荷载气的导电沟道208。即，衬底202包括异质 结。
[0031] 根据一个实施例，缓冲区域204由本征GaN(氮化镓)层形成，以及阻挡区域206由 GaN的掺杂层(诸如InGaN(氮化铟镓)或AlGaN(氮化铝镓））形成。具体地，关于GaN技术，由于 自发性和压电极化的在基于GaN的异质结构主体中存在极化电荷和应变效应，在异质结构 主体中产生二维电荷载气的特征在于非常高的载体密度和载体迀移率。这种二维电荷载气 (诸如2DEG或2DHG)例如在GaN合金阻挡层(诸如AlGaN或InAlGaN)和GaN缓冲层之间的界面 附近形成器件的传导沟道208。例如，l-2nm的薄A1N层可以设置在GaN缓冲层和GaN合金阻挡 层之间以使合金散射最小并增强2DEG迀移率。广义上来说，本文描述的化合物半导体晶体 管可以由任何二元、三元或四元III-氮化物化合物半导体材料形成，其中压电效应为器件 概念负责。通常，可以使用任何适当的III-氮化物技术(诸如GaN)来实现化合物半导体晶体 管，由于压电效应而允许形成相反极性的反向区域。
[0032] 晶体管200包括控制二维电荷载气沟道208的传导（或非传导）状态的栅极结构 210。栅极结构210包括第一掺杂半导体区域212和第二掺杂半导体区域214。第一掺杂半导 体区域212具有第一导电类型(例如，p型），以及第二半导体区域具有第二导电类型(例如，η 型）。根据实施例，第一掺杂半导体区域212包括形成在阻挡区域206上的半导体材料的第一 掺杂层216。第一掺杂层216可以直接邻接阻挡区域206。第二掺杂半导体区域214包括形成 在第一掺杂半导体区域212上的第二掺杂层218并且可以直接与第一掺杂半导体区域212邻 接。根据实施例，第一和第二掺杂层216、218由与衬底202相同的半导体材料形成。例如，在 衬底202是GaN/AlGaN异质结构的情况下，第一掺杂半导体区域212可以由形成在阻挡区域 206上的p型GaN层形成，以及第二掺杂半导体区域214可以由形成在p型GaN层上的η型GaN的 第二层形成。根据另一实施例，第一和第二掺杂层216、218分别由p型AlGaN和η型AlGaN形 成。例如，第一和第二掺杂层216、218可以使用外延技术来形成。
[0033]栅极结构210进一步包括导电栅电极220。栅电极220可以由任何导电材料形成，诸 如导电金属。用于栅电极的适当材料的示例包括41、1111&11^3&、1^/^1和11/^1/11。可 选地，栅电极220可以由导电半导体材料(例如，多晶硅)形成。
[0034]晶体管200包括相互隔开并且与沟道208欧姆接触的导电源电极和漏电极222、 224。在不存在修改沟道208的固有传导状态的机制的情况下，二维电荷载气将在零栅极偏 置下在源电极和漏电极222、224之间形成完整的传导连接。根据实施例，第一掺杂半导体区 域212的掺杂浓度被固定为最小值以通过生成影响阻挡区域206中的传导带的垂直电场改 变沟道208的固有传导状态，并且有效地耗尽二维电荷载气（即，器件的沟道208)。这种耗尽 发生在直接位于栅极结构210下方的区域中。例如，在第一掺杂半导体区域212是p型GaN区 域的情况下，第一掺杂半导体区域212中的p型浓度显著较高，使得沟道208在正栅极-源极 电位下处于传导状态以及在零栅极-源极电位下处于非传导状态。
[0035]晶体管200可以通过向第一掺杂半导体区域212施加偏置在0N/0FF状态之间切换。 通过适当地偏置第一掺杂半导体区域212,可以增强或去除有效耗尽二维电荷载气的垂直 电场。第一掺杂半导体区域212可以通过在第一掺杂半导体区域212和栅电极220之间形成 直接的电连接来设置为栅极电位。以这种方式将栅电极220直接连接至第一掺杂半导体区 域212的一个缺陷是，其在栅电极220和沟道208之间引入潜在的泄露路径。第一掺杂半导体 区域212与阻挡区域206形成第一 pn结226。第一 pn结226在栅电极220和沟道208之间提供第 一二极管228。如果第一二极管228通过超过第一二极管228的阈值电压(例如，3V)的电位被 正向偏置时(例如，在正栅极-源极电位的情况下），在栅电极220和沟道208之间具有传导连 接。因此，器件中存在第一二极管228具有不利地影响功耗和/或使器件的栅极驱动电压最 大化的可能性。
[0036] 有利地，图5的器件包括集成到栅极结构210中的第二掺杂半导体区域214,该栅极 结构形成第二pn结230。该第二pn结230形成第二二极管232,其被布置为阻挡上述潜在的泄 露路径。第一和第二二极管228、232相互串联但具有相反的极性以阻挡在任一方向上流动 的电流。例如，在正栅极-源极电位下（即，栅极端220和源电极222之间的正偏置），第一二极 管228被正向偏置并且第二二极管232被反向偏置。因此，虽然超过第一二极管228的阈值电 压的正栅极-源极电位会将第一二极管228置于传导状态，但第二二极管232将在这些条件 下处于阻挡状态，因此抑制了泄露电流在栅电极220和沟道208之间流动。
[0037] 图5的器件中的栅极结构210在栅电极220和第一掺杂半导体区域212之间不具有 直接的电连接。从而，第一掺杂半导体区域212可以电浮置。即，第一掺杂半导体区域212的 电位可以偏离栅极电位。这种结构会存在问题，因为栅极结构210不在每种偏置条件下控制 沟道208的传导状态。然而，如前所解释的，将栅电极220直接连接至第一掺杂半导体区域 121经受创建通过第一二极管228的潜在泄露路径的缺陷。
[0038] 参照图6,描述了高电子迀移率晶体管200,其具有消除了上述浮置栅极条件同时 结合了相反极性的第一和第二二极管228、232的优势的栅极结构210。图6的示图被放大以 强调栅极结构210。然而，除了栅极结构210的结构之外，该器件可以包括前面描述的源电极 222、224并且类似或相同地配置为参照图5讨论的晶体管200,以下将进行进一步的详细描 述。
[0039] 图6的器件的栅电极220具有两个独立的部分。栅电极220的第一部分234(在图6的 左侧示出）与第一掺杂半导体区域212直接电接触。栅电极220的第二部分(在图6的右侧示 出）236与第二掺杂半导体区域214直接电接触。这种结构通过两个路径将栅电极220与衬底 220的沟道208区域电耦合。一个耦合在栅电极220的第一部分234与沟道208之间。该耦合仅 包括第一二极管228(不包括第二二极管232)，其在正栅极-源极电位下处于正向偏置状态。 因此，不存在缓解电流流动的机制，这种耦合表示载流子(例如，空穴和电子)流入沟道208 的可能泄露路径。另一耦合在栅电极220的第二部分236与沟道208之间。该耦合包括第一和 第二二极管228、232。因为第二二极管232在正栅极-源极电位下处于阻挡状态，所以包括第 一和第二二极管228、232的耦合不是可能的泄露路径。
[0040] 根据实施例，第一掺杂半导体区域121直接邻接阻挡区域206并覆盖阻挡区域206， 并且第二掺杂半导体区域214直接邻接第一掺杂半导体区域212并覆盖第一掺杂半导体区 域212。然而，第一和第二掺杂半导体区域212、214可以具有不同的面积。在与阻挡区域206 的第一主面238平行的两个方向（长度和宽度方向）上测量该面积。第二掺杂半导体区域214 的面积小于第一掺杂半导体212的面积，使得第二掺杂半导体区域214仅部分地覆盖第一掺 杂半导体区域212。因此，存在第一掺杂半导体区域212从第二掺杂半导体区域214暴露并可 用于电连接的部分。栅电极220的第一部分234与第一掺杂半导体区域212之间的直接电连 接被设置在第一掺杂半导体区域212的未被覆盖的部分处。即，栅电极220的第一部分234与 第一掺杂半导体区域212的未被覆盖的部分直接电接触。栅电极220的第二部分236与第二 掺杂半导体区域214直接电接触。
[0041] 栅电极220和下方的掺杂区域(第一掺杂半导体区域212或第二掺杂区域)之间的 直接电连接可以通过任何传导结构(诸如金属或重掺杂半导体区域)来实现。例如，根据实 施例，栅电极220的第一部分234通过延伸穿过钝化层246的传导通孔结构来与第一掺杂半 导体区域212直接电接触。可选地，栅电极220和下方的掺杂区域之间的直接电连接可以通 过直接的物理接触来实现。例如，根据实施例，栅电极220的第一部分234与第一掺杂半导体 区域212直接邻接以在二者之间形成低欧姆连接。
[0042] 图6的器件中的栅极结构210还包括基本消除流过第一二极管228的任何潜在泄露 电流的集成电阻器240。根据实施例，集成电阻器240将栅电极220的第一和第二部分234电 连接到一起。此外，晶体管200可以被配置为使得只有向第一二极管228施加正栅极-源极电 位的传导路径通过集成电阻器240。从而，第一掺杂半导体区域212可以通过集成电阻器240 保持在固定的栅极电位。即，第一掺杂半导体区域212不是电浮置的，因为其通过集成电阻 器240耦合至栅极电位。集成电阻器240是分立的，并且故意形成为栅极结构210的部分。集 成电阻器240向第一掺杂半导体区域212和栅极端(G)之间的连接添加电阻，其可通过直接 电连接(例如，通过连续的传导线连接)实现。在与图6所示不同的截面区域中，集成电阻器 240可以形成在衬底202上。
[0043]图6的器件包括对应于参照图3描述的RC网络106的RC网络242。该RC网络242集成 到栅极结构210中。更具体地，集成电阻器240对应于图3的电路中的第一电阻器102。第一pn 结226在图3的电路中提供第一电容器104。这归因于由于该结处电荷的消耗和扩散存在与 任何pn结相关联的电容的事实。类似地，第二pn结230在图3的电路中提供第二电容器108。 [0044] RC网络242被配置为使得第一和第二电容器104、108以串联配置连接在栅电极220 和沟道208之间。即，第一和第二电容器104、108被布置为使得栅极-源极电压在第一和第二 电容器104、108两端不被信任，其中连接第一和第二电容器104、108的一个节点处于栅极电 位和源极电位之间的电位。在串联配置的一个示例性实施例中，第一电容器104与栅电极 220和第一节点直接电接触，并且第二电容器108与第一节点和阻挡区域206直接电接触。 [0045] RC网络242进一步被配置为使得第一电阻器102(通过集成电阻器240来提供)与第 一电容器104并联连接并与第二电容器108串联连接。即，集成电阻器240被布置为处于与第 一电容器104相同的电压。根据并联配置的一个不例性实施例，第一电阻器102与栅电极220 和第一节点(将第一和第二电容器104、108连接到一起)直接电接触。
[0046]图6的栅极结构210还可以参照第一和第二二极管228、232以及集成电阻器240的 连接性和传导状态来描述。根据一个实施例，栅极结构210被配置为使得第一二极管228在 正栅极-源极电位下被正向偏置以及使得第二二极管232在正栅极-源极电位下被反向偏 置。这是因为第一和第二pn结226、230夹置在栅电极220和沟道208之间。因此，当第一pn结 226处于传导状态时，第二pn结230处于阻挡状态(反之亦然）。
[0047]根据实施例，在正栅极-源极电位下只有栅极端和第一二极管228之间的连接通过 集成电阻器240。如前所解释的，第二pn结230在正栅极-源极电位下处于阻挡状态，因此不 在栅极端(G)和第一掺杂半导体区域212之间提供传导连接。然而，如果集成电阻器240的一 端直接连接至栅电极220的第一部分234且集成电阻器240的相反端直接连接至栅极端(G)， 则第一掺杂半导体区域212可以被设置为栅极电位。集成电阻器240与栅极端(G)之间的连 接可以经由栅电极220的第二部分236或者通过独立的连接来实现。
[0048] 有利地，参照图3解释的原理可以应用于图6的RC网络242以通过将集成电阻器240 的电阻设置为高值来减小泄露电流。根据一个实施例，集成电阻器240具有500 Ω和l〇k Ω之 间的电阻。更具体地，集成电阻器240可具有1000 Ω的电阻。在该值下，通过5伏特的正栅极-源极电位，流入第一二极管228的泄露电流的量将不超过5mA(毫安）。此外，由于集成电阻器 240的高电阻值，对晶体管200的开关时间的不利影响可以通过调整第一和第二电容器104、 108之间的电容值的比率来避免，因此调整参照图3描述的主极点时间常数τ和零时间常数T 之间的比率。根据一个实施例，RC网络242的主极点时间常数τ和RC网络242的零时间常数Τ 之间的比率在1.5和0.5之间。由于第一和第二pn结226、230的电容取决于第一和第二掺杂 半导体区域212、214的掺杂浓度，所以这些掺杂浓度可以被容易地调整以实现RC网络242的 主极点时间常数τ和RC网络242的零时间常数T之间的优选比率。该比率可以通过高精度来 控制以避免电压过冲条件(例如，在比率值大于1.5的情况下）。
[0049] 例如在具有70mQRDS〇N(导通状态漏极-源极电阻）的晶体管中，第一和第二电容器 104、108可以具有200pF (皮法)至5nF (纳法）的范围内的电容。对于不同的RdsON值，可以相应 调整第一和第二电容器104、108的电容。
[0050]参照图7,示出了根据实施例的晶体管200的平面图。在该实施例中，第一掺杂层 216形成第一掺杂半导体区域212和电阻器240。电阻器240通过第一掺杂层216的与第一掺 杂半导体区域122离散并与其物理分离的部分形成。第一掺杂半导体区域212和电阻器部分 244的几何形状可以例如通过掩模蚀刻技术来设置。第一掺杂半导体区域212和电阻器部分 244可以通过绝缘钝化层246(其形成在阻挡区域206上并且与第一掺杂层216和第二掺杂层 218横向相邻)来物理分离。钝化层246可以由各种介电绝缘材料(诸如SiN或Si0 2)中的任何 材料形成。
[0051]根据实施例，电阻器部分244具有矩形形状。本领域技术人员应该理解，通过结构 的几何形状(例如，在薄膜电阻的情况下为截面面积或二维面积)和材料的导电性来确定结 构的电阻。在半导体材料的情况下，可以通过调整材料的掺杂浓度来影响导电性。因此，通 过从第一掺杂层216(其是半导体层）的矩形部分244中形成电阻器240,电阻器240的电阻值 可以以高精度来控制。例如通过用于形成第一掺杂层216的外延工艺以及随后施加于第一 掺杂层216的蚀刻工艺的参数来容易地限定和控制电阻器部分244的几何形状和掺杂浓度。 [0052] 在一个示例性实施例中，每一个矩形电阻器部分244都具有近似为100k Ω每平方 的薄膜电阻。这些矩形电阻器部分244可以以并联配置连接到一起以实现集成电阻器240的 期望总栅极输入电阻。例如，集成电阻器240可以由100个相互并联连接的100k Ω矩形电阻 器部分244形成，使得集成电阻器240的总电阻近似为lkQ。更一般地，每个矩形电阻器部分 244都可以具有近似为每平方50k Ω和150k Ω之间的薄膜电阻，并且充分多数量的矩形电阻 器部分244可以并联连接，使得集成电阻器240的总电阻在500 Ω和l〇k Ω之间。提供这些值 作为示例，并且可以使用不同形状和/或电阻的矩形电阻器部分244来应用相同的原理以形 成集成电阻器240。
[0053]图7的器件配置有主栅极总线248以及多个栅极指250。栅电极220的第一和第二部 分234、236通过交替的栅极指250来设置。即，对于在第一掺杂半导体区域212上方延伸的每 一对栅极指250,一个栅极指250提供栅电极220的第一部分234,并且另一个栅极指250提供 栅电极220的第二部分236。图7示出了具有该配置的一个单位单元。该单位单元可以重复多 次以形成单个晶体管200。主栅极总线248在栅极端(G)与栅电极220的第一和第二部分234、 236之间提供全局连接。根据实施例，主栅极总线248和栅极指250由诸如铜、铝或金金属化 物的金属化层形成。
[0054]有利地，图7所示的配置为晶体管200提供的空间高效布局，其中与不包括集成电 阻器240的栅极结构210相比，电阻器部分244最低限度地增加了栅极结构210的总体面积要 求。与不包括集成电阻器240的栅极结构210相比，栅极结构210中集成电阻器240的存在可 以要求不多于10%的附加布局面积。从图7的平面图来看，每个栅极指250都垂直于主栅极 总线248,并且每个电阻器部分244都布置在第一掺杂半导体区域212和主栅极总线248之 间。此外，电阻器部分244的横向宽度可以与第一掺杂半导体区域212的横向宽度相同或小 于第一掺杂半导体区域212的横向宽度。因此，每个单位单元的横向宽度都不由于包括栅极 结构210中的电阻器部分244而增加。换句话说，将电阻器部分244结合到栅极结构210中仅 要求单位单元在一个方向（即，从图7中看为垂直方向）上的扩展。此外，图7所示电阻器部分 244的几何形状可以容易地根据已知技术来形成。因此，将集成电阻器240结合到栅极结构 210中可以按照最小的成本和复杂度来进行。
[0055]参照图8,示出了根据另一实施例的栅极结构210的特写示图。图8的晶体管200与 先前讨论的实施例的不同之处在于，第一和第二掺杂半导体区域212、214均由两个半导体 层形成。除第一掺杂层216之外，第一掺杂半导体区域212还包括比第一掺杂层216更重掺杂 的半导体材料的第三掺杂层252。第三掺杂层252形成在第一掺杂层216上并且与栅电极220 的第一部分234直接电接触。第二掺杂半导体区域214还包括比第二掺杂层218更重掺杂的 半导体材料的第四掺杂层254。第四掺杂层254形成在第二掺杂层218上并且与栅电极220的 第二部分236直接电接触。
[0056]有利地，图8的多层栅极结构210的配置允许优化RC网络242的电参数以及栅电极 220与第一和第二掺杂半导体区域212、214之间的接触电阻。例如，第二ρη结230的结电容可 以被控制为实现第二电容器108的期望值(通过调整第二半导体层218的掺杂浓度，例如为 InF)。此外，这种掺杂浓度可以与将第二掺杂半导体区域214连接至栅电极220的第二部分 236的区域的掺杂浓度无关。类似地，第一 ρη结226的结电容与栅电极220的第一部分234和 第一掺杂半导体区域212之间的接触电阻无关，因为这两个参数分别取决于第一和第三掺 杂层216、252的掺杂浓度。
[0057]类似的原理可用于为多层栅极结构210提供形成每个第一和第二掺杂半导体区域 212、214的三个或更多的掺杂层。以这种方式，可以实现掺杂轮廓和相关联的电容的进一步 的调整。类似地，这些原理可用于为栅极结构210提供用于第一和第二掺杂半导体区域212、 214的一个掺杂层，这些掺杂层具有局部变化的掺杂浓度(例如，通过调整掺杂物剂量和退 火时间）。
[0058] 参照图9，示出了根据另一实施例的栅极结构210的特定示图。图9的晶体管200与 先前讨论的实施例的不同之处在于，凹部256形成在阻挡区域206中。凹部256远离阻挡区域 206的第一主面238延伸。即，凹部256延伸到衬底202中以提供衬底202的与第一主面238相 比更接近二维电荷载气隔开的表面。例如，可以通过蚀刻技术形成凹部。配置有第一掺杂半 导体区域212的栅极结构210形成在凹部256中。这些配置可以期望实现栅极结构210下方的 二维电荷载气的进一步或更好的耗尽，从而实现沟道208的更稳定的控制。
[0059] 术语"直接电连接"或"直接电接触"描述了电连接元件之间的永久低欧姆连接，例 如所指元件之间的直接接触或者经由金属和/或重掺杂半导体的低欧姆连接。相反，术语 "电耦合"表示被配置为以一些有形方式影响电信号的一个或多个中间元件被设置在电耦 合元件之间。这些中间元件包括有源元件（诸如晶体管）以及无源元件（诸如电感器、电容 器、二极管、电阻器等）。
[0060] 如本文所使用的，术语"栅极结构"是指接收来自栅极端以及将栅电极与沟道绝缘 并将栅电极与衬底分离的半导体材料的下部的开关信号的导电栅电极。
[0061 ]附图和说明书通过掺杂类型"η"和"ρ"相邻的或"+"示出了相对掺杂浓度。例 如，"η_"表示掺杂浓度低于"η"掺杂区域的掺杂浓度，而"η+"表示掺杂浓度高于"η"掺杂区 域的掺杂浓度。相同相对掺杂浓度的掺杂区域不是必须具有相同的绝对掺杂浓度。例如，两 个不同的"η"掺杂区域可以具有相同或不同的绝对掺杂浓度。在附图和说明书中，为了更好 的理解，通常掺杂部分被表示为"Ρ"或"η"掺杂。应该清楚理解，这种表示不是用于限制。掺 杂类型可以是任意的，只要实现了所描述的功能即可。此外，在所有实施例中，掺杂类型可 以反转。
[0062]如本文所使用的，术语"具有"、"包含"、"包括"等是开放性术语，这表示所提元件 或特征的存在，但是不排除附加的元件或特征。冠词"一个"和"该"用于包括多个以及多个， 除非另有明确指定。
[0063] 通过变化和应用的上述范围，应该理解，不通过前面的说明书也不通过附图来限 制本发明。相反，仅通过以下权利要求及其等效物来限制本发明。
【主权项】
1. 一种高电子迀移率晶体管，包括： 缓冲区域； 阻挡区域，与所述缓冲区域邻接并沿着所述缓冲区域延伸，所述缓冲区域和所述阻挡 区域由具有不同带隙的半导体材料形成，使得由于压电效应而在所述缓冲区域和所述阻挡 区域之间的界面处出现包括二维电荷载流子气体的导电沟道；以及 栅极结构，被配置为控制所述沟道的传导状态，所述栅极结构包括导电栅电极、第一掺 杂半导体区域、第二掺杂半导体区域和电阻器， 其中所述第一掺杂半导体区域与所述栅电极的第一部分直接电接触； 其中所述第二掺杂半导体区域与所述栅电极的第二部分直接电接触， 其中所述第一掺杂半导体区域和所述第二掺杂半导体区域具有相反的导电类型并相 互形成pn结，并且 其中所述栅电极的所述第一部分和所述第二部分通过所述电阻器相互电耦合。2. 根据权利要求1所述的晶体管，其中所述第一掺杂半导体区域包括形成在所述阻挡 区域上的半导体材料的第一掺杂层，其中所述第二掺杂半导体区域包括形成在所述第一掺 杂半导体区域上的半导体材料的第二掺杂层，并且其中所述电阻器通过所述第一掺杂层的 与所述第一掺杂半导体区域物理隔离的部分形成。3. 根据权利要求2所述的晶体管，其中所述缓冲区域包括氮化镓，其中所述阻挡区域包 括氮化铝镓，其中所述半导体材料的第一掺杂层是P型氮化镓或氮化铝镓的层，并且其中所 述半导体材料的第二掺杂层是η型氮化镓或氮化铝镓的层。4. 根据权利要求3所述的晶体管，其中所述第一掺杂半导体区域直接邻接并覆盖所述 阻挡区域，其中所述第二掺杂半导体区域直接邻接并覆盖所述第一掺杂半导体区域，其中 所述第二半导体区域的面积小于所述第一掺杂半导体区域的面积，使得所述第二掺杂半导 体区域仅部分地覆盖所述第一掺杂半导体区域，其中所述栅电极的所述第一部分与所述第 一半导体区域的未被覆盖的部分直接电接触。5. 根据权利要求4所述的晶体管，其中所述电阻器通过所述第一掺杂层的多个矩形部 分形成，并且其中所述多个矩形部分中的每个矩形部分均与所述栅电极的所述第一部分和 所述第二部分电连接，并且其中每个所述矩形部分均通过形成在所述阻挡区域上的钝化层 与所述第一掺杂半导体区域电绝缘。6. 根据权利要求5所述的晶体管，还包括主栅极总线和多个栅极指，所述主栅极总线和 所述栅极指由金属化层形成，其中所述栅电极的所述第一部分和所述第二部分由所述栅极 指中的交替的栅极指形成，并且其中从晶体管的上方往下看时，每个所述栅极指均垂直于 所述主栅极总线并且所述多个矩形部分中的每个矩形部分均被布置在所述第一掺杂半导 体区域和所述主栅极总线之间。7. 根据权利要求6所述的晶体管，其中所述多个矩形部分中的每个矩形部分均相互并 联连接并具有50k Ω和150k Ω之间的电阻，并且其中所述电阻器具有500 Ω和l〇k Ω之间的 电阻。8. 根据权利要求2所述的晶体管，其中所述第一掺杂半导体区域还包括半导体材料的 比所述第一掺杂层更重掺杂的第三掺杂层，其中所述第三掺杂层形成在所述第一掺杂层上 并且与所述栅电极的所述第一部分直接电接触，其中所述第二掺杂半导体区域还包括半导 体材料的比所述第二掺杂层更重掺杂的第四掺杂层，并且其中所述第四掺杂层形成在所述 第二掺杂层上并且与所述栅电极的所述第二部分直接电接触。9. 根据权利要求2所述的晶体管，其中所述阻挡区域包括第一主面和远离所述第一主 面延伸的凹部，并且其中所述第一掺杂半导体区域形成在所述凹部中。10. -种高电子迀移率晶体管，包括： 缓冲区域； 阻挡区域，与所述缓冲区域邻接并沿着所述缓冲区域延伸，所述缓冲区域和所述阻挡 区域由具有不同带隙的半导体材料形成，使得由于压电效应而在所述缓冲区域和所述阻挡 区域之间的界面处出现包括二维电荷载流子气体的导电沟道；以及 栅极结构，被配置为控制所述沟道的传导状态并且包括导电栅电极以及集成到所述栅 极结构中的RC网络， 其中所述RC网络包括第一电容器、第二电容器和电阻器，其中所述第一电容器和所述 第二电容器以串联配置连接在所述栅电极和所述沟道之间，并且其中所述电阻器与所述第 一电容器并联连接且与所述第二电容器串联连接。11. 根据权利要求10所述的晶体管，其中所述第一电容器与所述栅电极和第一节点直 接电接触，其中所述第二电容器与所述第一节点和所述阻挡区域直接电接触，并且其中所 述电阻器与所述栅电极和所述第一节点直接电接触。12. 根据权利要求11所述的晶体管，其中所述栅极结构包括布置在所述阻挡区域上的 第一掺杂半导体区域和布置在所述第一掺杂半导体区域上的第二掺杂半导体区域，其中所 述第一电容器通过第一掺杂半导体区域和所述阻挡区域之间的第一 pn结形成，并且其中所 述第二电容器通过所述第一掺杂半导体区域和所述第二掺杂半导体区域之间的第二pn结 形成。13. 根据权利要求12所述的晶体管，其中所述第一掺杂半导体区域包括形成在所述阻 挡区域上的半导体材料的第一掺杂层，其中所述第二掺杂半导体区域包括形成在所述第一 掺杂半导体区域上的半导体材料的第二掺杂层，并且其中所述电阻器通过所述第一掺杂层 的与所述第一掺杂半导体区域物理隔离的部分形成。14. 根据权利要求13所述的晶体管，其中所述电阻器具有至少500 Ω的电阻，其中所述 第一电容器和所述第二电容器的电容值为使得所述RC网络的主极点时间常数与所述RC网 络的零时间常数的比率在1.5和0.5之间，其中所述主极点时间常数等于所述电阻器的电阻 乘以所述第一电容器和所述第二电容器的总电容，并且其中所述零时间常数等于所述电阻 器的电阻乘以所述第二电容器的电容。15. 根据权利要求14所述的晶体管，其中通过所述第一掺杂层的相互并联连接的多个 矩形部分来提供所述电阻器。16. -种高电子迀移率晶体管，包括： 缓冲区域； 阻挡区域，与所述缓冲区域邻接并沿着所述缓冲区域延伸，所述缓冲区域和所述阻挡 区域由具有不同带隙的半导体材料形成，使得由于压电效应而在所述缓冲区域和所述阻挡 区域之间的界面处出现包括二维电荷载流子气体的导电沟道； 源电极和漏电极，相互隔开并且与所述沟道欧姆接触； 栅极结构，被配置为控制所述沟道的传导状态，所述栅极结构包括导电栅电极、第一二 极管、第二二极管和电阻器， 其中所述栅极结构被配置为使得所述沟道在正栅极-源极电位下处于传导状态而在零 栅极-源极电位下处于非传导状态， 其中所述第一二极管被布置为在所述正栅极-源极电位下被正向偏置， 其中所述第二二极管被布置为在所述正栅极-源极电位下被反向偏置，并且 其中在正栅极-源极电位下，只有所述栅电极和所述第一二极管之间的连接通过所述 电阻器。17. 根据权利要求16所述的晶体管，其中所述栅极结构包括布置在所述阻挡区域上的 第一掺杂半导体区域和布置在所述第一掺杂半导体区域上的第二掺杂半导体区域，其中所 述第一二极管通过第一掺杂半导体区域和所述阻挡区域之间的第一 pn结形成，并且其中所 述第二二极管通过所述第一掺杂半导体区域和所述第二掺杂半导体区域之间的第二pn结 形成。18. 根据权利要求17所述的晶体管，其中所述第一掺杂半导体区域包括形成在所述阻 挡区域上的半导体材料的第一掺杂层，其中所述第二掺杂半导体区域包括形成在所述第一 掺杂半导体区域上的半导体材料的第二掺杂层，并且其中所述电阻器通过所述第一掺杂层 的与所述第一掺杂半导体区域物理隔离的部分形成。19. 根据权利要求18所述的晶体管，其中所述电阻器通过所述第一掺杂层的多个矩形 部分形成，并且其中所述多个矩形部分中的每个矩形部分均与所述栅电极的第一部分和第 二部分电连接，并且其中每个所述矩形部分均通过形成在所述阻挡区域上的钝化层与所述 第一掺杂半导体区域物理隔开。20. 根据权利要求19所述的晶体管，其中所述多个矩形部分中的每个矩形部分均相互 并联连接并具有50k Ω和150k Ω之间的电阻，并且其中所述电阻器具有500 Ω和l〇k Ω之间 的电阻。
【文档编号】H01L29/423GK106024878SQ201610176655
【公开日】2016年10月12日
【申请日】2016年3月24日
【发明人】G·库拉托拉, O·黑伯伦
【申请人】英飞凌科技奥地利有限公司