半导体装置以及半导体装置的制造方法
【专利摘要】本发明提供能够对于以往的横向IGBT不损伤击穿电压特性地改善输出特性的半导体装置以及半导体装置的制造方法。半导体装置包括：P型基极区域，其设置在N型半导体层的表层部；N型发射极区域，其设置在P型基极区域的内侧；P型集电极区域，其在N型半导体层的表层部被与P型基极区域分离地设置；栅极绝缘膜，其设置在N型半导体层的表面，与P型基极区域以及N型发射极区域接触；栅电极，其设置在栅极绝缘膜上；以及柱状构造物，其设置在N型半导体层的内部的P型基极区域与P型集电极区域之间，上述柱状构造物的一端与在N型半导体层的表层部延伸的N型半导体连接，并且具有沿N型半导体层的深度方向延伸的绝缘体。
【专利说明】
半导体装置以及半导体装置的制造方法
技术领域
[0001]本发明涉及半导体装置以及半导体装置的制造方法。
【背景技术】
[0002]IGBT(Insulated Gate Bipolar Transistor:绝缘棚.双极型晶体管)是功率器件的一种，在追求节能社会的建设的今天，其重要性日益增加。特别是由于横向IGBT能够组装至IJIC，所以能够期待针对多方面的应用。
[0003]作为提高IGBT的击穿电压的技术，例如已知有下述的内容。即在专利文献I中记载有通过在η+发射极区域和p+集电极区域之间的晶圆表面形成沟槽，并用沟槽埋入绝缘膜填充其中，来使承载击穿电压的漂移区域弯曲，延长有效的漂移长度。
[0004]专利文献I:日本特开2010-186878号公报
[0005]IGBT在输出特性与击穿电压特性之间具有折中关系。在使集电极/发射极间饱和电压减少，减少了损失的情况下，集电极/发射极间击穿电压降低。另一方面，在提高集电极/发射极间击穿电压，增大了针对由过电压引起的破坏的余量的情况下，集电极/发射极间饱和电压升高。根据这样的折中关系，不能说以往的横向IGBT的整体性能充分高。
【发明内容】
[0006]本发明的目的在于提供一种能够对于以往的横向IGBT不损伤击穿电压特性地改善输出特性的半导体装置及其制造方法。
[0007]本发明的半导体装置包括:P型基极区域，其设置在N型半导体层的表层部;N型发射极区域，其设置在上述P型基极区域的内侧;P型集电极区域，其在上述N型半导体层的表层部被与上述P型基极区域分离地设置;栅极绝缘膜，其设置在上述N型半导体层的表面，与上述P型基极区域以及上述N型发射极区域接触;栅电极，其设置在上述栅极绝缘膜上；以及柱状构造物，其设置在上述N型半导体层的内部的上述P型基极区域与上述P型集电极区域之间，上述柱状构造物的一端与在上述N型半导体层的表层部延伸的N型半导体连接，并且具有沿上述N型半导体层的深度方向延伸的绝缘体。
[0008]本发明的半导体装置的制造方法包括:形成从N型半导体层的表面向上述N型半导体层的深度方向延伸的沟槽的工序;在上述沟槽的内部埋入绝缘体来形成柱状构造物的工序；用N型半导体填充上述沟槽的内部的上述柱状构造物的上部的工序;在上述N型半导体层的表面形成栅极绝缘膜的工序;在上述栅极绝缘膜上形成栅电极的工序;在上述N型半导体层的表层部形成P型基极区域以便与上述栅极绝缘膜接触的工序;在上述P型基极区域的内侧形成N型发射极区域以便与上述栅极绝缘膜接触的工序；
[0009]以及在上述N型半导体层的表层部形成P型集电极区域以便在与上述P型基极区域之间夹着上述柱状构造物的工序。
[00?0]根据本发明，能够得到能够对于以往的横向IGBT不损伤击穿电压特性地改善输出特性的效果。
【附图说明】
[0011]图1是表示本发明的实施方式的半导体装置的结构的剖视图。
[0012]图2(a)?图2(c)是表示本发明的实施方式的半导体装置的制造方法的图。
[0013]图3(a)?图3(c)是表示本发明的实施方式的半导体装置的制造方法的图。
[0014]图4是表示本发明的实施方式的半导体装置的制造方法的图。
[0015]图5(a)是表示本发明的实施方式的半导体装置以及比较例的半导体装置的输出特性的模拟结果的图表。图5(b)是表示本发明的实施方式的半导体装置以及比较例的半导体装置的击穿电压特性的模拟结果的图表。
[0016]图6(a)是表示本发明的实施方式的半导体装置中的、电子密度分布的模拟结果的图。图6(b)是表示本发明的实施方式的半导体装置中的空穴密度分布的模拟结果的图。
[0017]图7(a)是表示比较例的半导体装置中的电子密度分布的模拟结果的图。图7(b)是表示比较例的半导体装置中的空穴密度分布的模拟结果的图。
[0018]图8(a)是表示使本发明的实施方式的绝缘体柱与场氧化膜的距离变化的情况下的通过模拟获取集电极/发射极间饱和电压以及击穿电压的变化的结果的图表。图8(b)是表示使本发明的实施方式的绝缘体柱的栅极长度方向上的宽度变化的情况下的通过模拟获取集电极/发射极间饱和电压以及击穿电压的变化的结果的图表。图8(c)是表示使绝缘体柱与P型基极区域的距离变化的情况下的通过模拟获取集电极/发射极间饱和电压以及击穿电压的变化的结果的图表。
[0019]图9(a)?图9(c)是表示本发明的第二实施方式的半导体装置的制造方法的图。
[0020]图1O(a)?图1O (d)是表示本发明的实施方式的绝缘体柱的形态的改变的图。
[0021]图11是表示本发明的其它实施方式的半导体装置的结构的剖视图。
[0022]图12是表示比较例的半导体装置的结构的剖视图。
[0023]附图标记的说明:I…半导体装置；12...绝缘体层；13...Ν型半导体层；20...绝缘体柱;33...场氧化膜;41...栅极绝缘膜;42...栅电极;43...Ρ型基极区域;44...Ν型发射极区域；45...Ρ型集电极区域;102…沟槽。
【具体实施方式】
[0024]以下，参照附图对本发明的实施方式的一个例子进行说明。此外，在各附图中对于相同或者等效的构成要素以及部分标注相同的附图标记。
[0025][第一实施方式]
[0026]图1是表示本发明的实施方式的半导体装置I的结构的剖视图。半导体装置I包括层叠基板层11、绝缘体层12以及N型半导体层13而构成的SOI (Si I icon on Insulator:绝缘体上娃)基板1而构成。
[0027]基板层11例如由硅等半导体材料构成。绝缘体层12例如由厚度4μπι左右的S12等绝缘体构成。N型半导体层13例如由厚度20μπι左右的N型硅构成。
[0028]半导体装置I构成包括分别设置在N型半导体层13的表层部的P型基极区域43、Ν型发射极区域44以及P型集电极区域45的所谓横向的IGBT。半导体装置I通过由S12等绝缘体构成的元件分离区域31、场氧化膜32以及SOI基板10的绝缘体层12与邻接的其它半导体装置电分呙。
[0029]P型基极区域43与P型集电极区域45被设置在N型半导体层13的表层部的场氧化膜33隔开。即场氧化膜33在相互分离地设置的P型基极区域43与P型集电极区域45之间延伸，P型基极区域43在场氧化膜33的一端侧以与场氧化膜33邻接的方式设置，P型集电极区域45在场氧化膜33的另一端侧以与场氧化膜33邻接的方式设置。N型发射极区域44设置在与P型基极区域43的内侧的场氧化膜33分离的位置。此外，场氧化膜33是本发明中的绝缘体区域的一个例子。
[0030]栅极绝缘膜41例如由厚度0.Ιμπι左右的S12等绝缘体构成，与场氧化膜33邻接，并且以横跨P型基极区域43和N型发射极区域44的界面的方式设置在N型半导体层13的表面。即栅极绝缘膜41与P型基极区域43以及N型发射极区域44双方接触。
[0031 ]栅电极42例如由包括磷的多晶硅等构成，以覆盖栅极绝缘膜41的整体以及场氧化膜33的一部分的方式设置。
[0032]中间绝缘膜50由S12等绝缘体构成，覆盖栅电极42、Ρ型基极区域43、Ν型发射极区域44、Ρ型集电极区域45。接触点51由钨等导体构成，贯通中间绝缘膜50，与P型基极区域43以及N型发射极区域44双方连接。接触52由钨等导体构成，贯通中间绝缘膜50并与P型集电极区域45连接。在中间绝缘膜50的表面设置有分别与接触点51以及52连接的由铝等导体构成的布线53以及54。
[0033]半导体装置I具有在N型半导体层13的内部的P型基极区域43与P型集电极区域45之间，具有沿N型半导体层13的深度方向延伸的柱状构造的绝缘体柱20。绝缘体柱20包括S12等绝缘体而构成。绝缘体柱20的一端与沿N型半导体层13的表层部延伸的N型半导体连接，另一端与绝缘体层12连接。在绝缘体柱20的上方延伸有场氧化膜33，绝缘体柱20在与场氧化膜33之间夹着N型半导体与场氧化膜33分离。绝缘体柱20以在N型半导体层13的表层部形成狭缝，使载流子的移动路径变狭窄的方式发挥作用。如后所述，绝缘体柱20限制从N型发射极区域44以及P型集电极区域45向N型半导体层13注入的载流子的流动。
[0034]在本实施方式中，绝缘体柱20在作为P型基极区域43以及P型集电极区域45并排的方向的栅极长度方向上，配置于更接近P型基极区域43的位置。即、绝缘体柱20与P型基极区域43的距离比绝缘体柱20与P型集电极区域45的距离短。另外，绝缘体柱20的前端位于比P型基极区域43的底部靠上方。此外，绝缘体柱20是本发明中的柱状构造物的一个例子。
[0035]以下，对半导体装置I的制造方法进行说明。图2?图4是表示半导体装置I的制造方法的剖视图。
[0036]首先，准备包括基板层11、绝缘体层12以及N型半导体层13的SOI基板10(图2(a))。N型半导体层13例如由作为杂质含有3 X 114Cnf3左右的磷的厚度20μπι左右的硅构成。
[0037]接下来，通过公知的热氧化法，在N型半导体层13的表面形成厚度0.1μπι左右的二氧化硅膜101，使用公知的光刻技术以及蚀刻技术，在绝缘体柱20的形成位置形成到达SOI基板10的绝缘体层12的沟槽102(图2(b))。与绝缘体柱20的栅极长度方向上的宽度w对应的沟槽102的宽度例如能够为5μπι左右。
[0038]接下来，在通过公知的热氧化法利用二氧化硅膜覆盖了沟槽102的内壁之后，通过公知的CVD (Chemical Vapor Deposit 1n:化学气相沉积)法，在沟槽102的内部，埋入Si〇2等绝缘体20A。然后，通过公知的蚀刻法，除去形成于N型半导体层13的表面的二氧化硅膜101，并且除去被埋入沟槽102的内部的绝缘体20A中的上部1.5μπι左右。由此，形成与SOI基板10的绝缘体层12连接的绝缘体柱20(图2(c))。此外，只要绝缘体柱20至少与N型半导体层13的界面是绝缘体即可，也可以在用绝缘体覆盖了沟槽1 2的内壁中的沟槽1 2内部的剩余的部分埋入导体或者半导体。另外，也可以省略在沟槽102内部形成绝缘体的处理。即也可以利用空隙构成绝缘体柱20。
[0039]接下来，通过公知的外延法，使含有与N型半导体层13的杂质浓度相同程度的3X114Cnf3左右的磷的硅结晶生长。在绝缘体柱20的上部，硅结晶从露出的沟槽102的侧壁开始横向生长，沟槽102内部的绝缘体柱20的上部被含有与N型半导体层13相同程度的浓度的磷的N型硅13A封闭。另外，硅结晶也在N型半导体层13的表面生长。然后，通过公知的CMP(Chemical Me chan ical Po I i sh i ng:化学机械抛光)法，按照最初的N型半导体层13的表面进行平坦处理(图3(a)。
[0040]接下来，在N型半导体层13的元件分离区域31的形成位置形成到达绝缘体层12的沟槽，在该沟槽使用热氧化法以及CVD法，埋入S12等绝缘体形成元件分离区域31。然后，在N型半导体层13的表层部通过公知的L0C0S(Local Oxidat1n of Silicon:娃的局部氧化)法，形成由厚度0.8μπι左右的S12等绝缘体构成的场氧化膜32以及33(图3(b))。场氧化膜33以在绝缘体柱20的上方延伸的方式设置。在之前的工序中形成在绝缘体柱20的上部的N型硅13A配置在场氧化膜33与绝缘体柱20之间。场氧化膜33与绝缘体柱20的距离dl例如能够为1.2μπι左右。另外，场氧化膜33的栅极长度方向的长度L例如能够为60μπι左右。
[0041]接下来，通过公知的热氧化法，在N型半导体层13的表面的场氧化膜33的一端侧以与场氧化膜33邻接的方式，形成由厚度0.1ym左右的S12等绝缘体构成的栅极绝缘膜41。接着，通过公知的CVD法，形成由包括磷的多晶硅等构成的栅电极42。栅电极42以覆盖栅极绝缘膜41的整体以及场氧化膜33的一部分的方式形成。接着，通过公知的离子注入法和接着该方法的热处理，在N型半导体层13的表层部形成P型基极区域43、Ν型发射极区域44以及P型集电极区域45(图3(c)) W型基极区域43以及P型集电极区域45分别作为杂质例如包括硼，N型发射极区域44作为杂质例如包括砷。P型基极区域43形成在N型半导体层13的表层部的、形成有栅电极42的场氧化膜33的一端侧。N型发射极区域44形成在P型基极区域43的内侧的与场氧化膜33分离的位置。P型集电极区域45形成在N型半导体层13的表层部的场氧化膜33的另一端侧。P型基极区域43与绝缘体柱20之间的距离d2例如能够为0.15μπι。
[0042]接下来，通过公知的CVD法，以覆盖N型半导体层13的整体的方式形成由S12等绝缘体构成的中间绝缘膜50。接着，形成贯通中间绝缘膜50到达N型半导体层13的表面沟槽(未图示)。接着，在上述沟槽的内壁形成了氮化钛等阻挡金属后，通过在沟槽内部埋入钨等导体，来形成接触点51以及52。接触点51与P型基极区域43以及N型发射极区域44双方连接，接触52与P型集电极区域45连接。接着，通过公知的溅射法，在中间绝缘膜50的表面堆积铝等布线材料。然后，通过公知的光刻技术以及蚀刻技术，通过使布线材料图案化，来形成分别与接触点51以及52连接的布线53以及54。
[0043]半导体装置I通过在将基板层11、Ρ型基极区域43、Ν型发射极区域44设为零电位，并对P型集电极区域45施加正电位的状态下，对栅电极42施加阈值电压以上的正电位(例如15V)在栅极绝缘膜41正下方的硅表面形成沟道，电流从P型集电极区域45朝向N型发射极区域44流动。将饱和状态下的集电极/发射极间的电压称为集电极/发射极间饱和电压Vce(sat)。集电极/发射极间饱和电压Vce( sat)越低，损失越小，可以说是高性能。
[0044]另一方面，在将栅电极42与其它电极同样设为零电位的情况下，即使对P型集电极区域45施加正电位，也不形成沟道，电流几乎不流动。然而，即使在该状态下，若使P型集电极区域45的电位增大，则由于屈服现象电流也急剧流动，最终导致半导体装置I破坏。将该电流急剧增加达到一定电流时的集电极/发射极间的电压称为击穿电压(BVces)。击穿电压BVces越高，越能够应用于高压下的用途，由于能够在相同用途中获得导致破坏的余量，所以被优选。
[0045]—般而言，集电极/发射极间饱和电压Vce(sat)与击穿电压BVces处于折中的关系。例如，通过提高N型半导体层13的杂质浓度，能够降低集电极/发射极间饱和电压Vce(sat)，但击穿电压BVces降低。
[0046]通过TCAD(TechnologyCAD:计算机辅助设计技术)的模拟进行了本发明的实施方式的半导体装置I与如图12所示的比较例的半导体装置2的特性比较。以下对其结果进行说明。如图12所示，比较例的半导体装置2在不具有绝缘体柱20的点，与本发明的实施方式的半导体装置I不同。对于其它的构造以及各部的尺寸与本发明的实施方式的半导体装置I相同。此外，将半导体装置I以及2的纵深设为Ιμπι进行了各模拟。
[0047]图5(a)是表示将栅极电压设为15V的情况下的集电极电压与集电极电流的关系，即输出特性的图表，实线对应于本发明的实施方式的半导体装置I，虚线对应于比较例的半导体装置2。对于流过ΙΟμΑ的集电极电流时的集电极/发射极间饱和电压Vce(sat)来说，比较例的半导体装置2是2.2V，相对于此本发明的实施方式的半导体装置I是1.3V。
[0048]另外，对于将集电极电压设为30V的情况下的集电极电流而言，比较例的半导体装置2是38μΑ，相对于此本发明的实施方式的半导体装置I是59μΑ。
[0049]图5(b)是表示将栅极电压设为零电位的状态下的集电极电压与集电极电流的关系，即击穿电压特性的图表，实线对应于本发明的实施方式的半导体装置I，虚线对应于比较例的半导体装置2。对于集电极电流达到InA的集电极电压(VBces)而言，比较例的半导体装置2是532V，相对于此本发明的实施方式的半导体装置I是530.5V。
[0050]如上所述，根据本发明的实施方式的半导体装置I，能够维持与比较例的半导体装置2大致同等的击穿电压特性，并且使集电极/发射极间饱和电压Vce(sat)相对于比较例的半导体装置2减少40%左右。这意味着能够将作为功率元件最重要的指标之一的导通损失减少40%。另外，能够使本发明的实施方式的半导体装置I的电流驱动能力成为比较例的半导体装置2的1.5以上。像这样，根据本发明的实施方式的半导体装置I，能够大幅度地改善集电极/发射极间饱和电压Vce(sat)与击穿电压BVces之间的折中关系。
[0051]以下，对在本发明的实施方式的半导体装置I中，不损伤击穿电压特性地改善输出特性的机制进行考察。
[0052]图6(a)以及图6(b)是表示本发明的实施方式的半导体装置I中的电子密度分布以及空穴密度分布的模拟结果的图。图7(a)以及图7(b)是表示比较例的半导体装置2中的电子密度分布以及空穴密度分布的模拟结果的图。在任意一个情况下，都使发射极电压成为0V，使栅极电压成为15V，使集电极电压成为2V。
[0053]对于在N型发射极区域44以及P型集电极区域45之间延伸的漂移区域中的电子密度以及空穴密度来说，本发明的实施方式的半导体装置I 一方比比较例的半导体装置2高。这通过包括以下工艺的流子注入的正反馈，推测为成为漂移区域的N型半导体层13内的载流子密度增大。即(I)通过IGBT特有的电导率调制效应从P型集电极区域45注入至N型半导体层13(漂移区域)的空穴被绝缘体柱20截流，停留在N型半导体层13(漂移区域)。(2)被停留在N型半导体层13(漂移区域)的空穴吸引，过量的电子从N型发射极区域44注入到N型半导体层13(漂移区域)。(3)由此，空穴进一步从P型集电极区域45注入到N型半导体层13(漂移区域)。
[0054]根据本发明的实施方式的半导体装置1，N型半导体层13(漂移区域)中的电子密度以及空穴密度提高，从而如图5(a)所示，认为得到比比较例高的输出特性。另一方面，击穿电压BVces主要由漂移区域的长度、厚度、以及漂移区域内的杂质浓度来决定。由于绝缘体柱20的存在，上述参数不发生变化，所以认为在本发明的实施方式的半导体装置I和比较例的半导体装置2，得到了同等的击穿电压特性。
[0055]以下，对研究与绝缘体柱20有关的最佳构造的结果进行说明。
[0056]图8(a)是表示通过模拟获取使绝缘体柱20与场氧化膜33的距离dl变化的情况下的集电极/发射极间饱和电压Vce(sat)以及击穿电压BVces的变化的结果的图表。此外，将绝缘体柱20的栅极长度方向的宽度w设为5μπι，将绝缘体柱20与P型基极区域的距离d2设为
0.15μπι。集电极/发射极间饱和电压Vce(sat)的值是将栅极电压设为15V，且流过ΙΟμΑ的集电极电流时的值。击穿电压BVce s的值是集电极电流达到InA时的值。在将绝缘体柱20与场氧化膜33的距离dl设为0.Ιμπι以上2μπι以下的情况下，能够不随着击穿电压BVces的降低，使集电极/发射极间饱和电压Vce(sat)比比较例的半导体装置2的值(2.2V)小。
[0057]图8(b)是表示通过模拟获取了使绝缘体柱20的栅极长度方向的宽度w变化的情况下的集电极/发射极间饱和电压Vce (sat)以及击穿电压BVce s的变化的结果的图表。此外，将绝缘体柱20与场氧化膜33的距离dl设为1.2μπι，将绝缘体柱20与P型基极区域43的距离d2设为0.15μπι。集电极/发射极间饱和电压Vce(sat)的值是将栅极电压设为15V，流过ΙΟμΑ的集电极电流时的值。击穿电压BVce s的值是集电极电流达到I ηΑ时的值。在将绝缘体柱20的栅极长度方向上的宽度w大致设为4μπι以上17.5μπι以下(S卩、场氧化膜33的栅极长度方向上的长度(60μπι)的6.7 %以上29.2 %以下)的情况下，能够不伴随击穿电压BVces的降低，使集电极/发射极间饱和电压Vce(sat)比比较例的半导体装置2中的值(2.2V)小。另外，在将绝缘体柱20的栅极长度方向上的宽度w设为ΙΟμπι以上15μπι以下(S卩、场氧化膜33的栅极长度方向上的长度(60μπι)的16.7%以上25.0%以下)的情况下，与比较例的半导体装置2相比，集电极/发射极间饱和电压Vce(sat)减小，并且与比较例的半导体装置2相比，击穿电压BVces升尚O
[0058]图8(c)是表示通过模拟获取使绝缘体柱20与P型基极区域43的距离d2变化的情况下的集电极/发射极间饱和电压Vce (sat)以及击穿电压BVce s的变化的结果的图表。此外，将绝缘体柱20与场氧化膜33的距离dl设为1.2μπι，将绝缘体柱20的栅极长度方向上的宽度w设为5μπι。集电极/发射极间饱和电压Vce(sat)的值是将栅极电压设为15V，流过ΙΟμΑ的集电极电流时的值。击穿电压BVces的值是集电极电流达到InA时的值。在将绝缘体柱20与P型基极区域43的距离d2大致设为-0.5μπι以上4μπι以下的情况下，能够不随着击穿电压BVces的降低，使集电极/发射极间饱和电压Vce(sat)比比较例的半导体装置2的值(2.2V)小。此外，绝缘体柱20与P型基极区域43的距离d2是负值意味着绝缘体柱20侵入P型基极区域43内，它们重合。
[0059][第二实施方式]
[0060]以下，对本发明的第二实施方式的半导体装置的制造方法进行说明。图9是表示本发明的第二实施方式的半导体装置的制造方法的剖视图。
[0061]首先，准备包括基板层11、绝缘体层12以及N型半导体层13的SOI基板10。接下来，通过公知的热氧化法在N型半导体层13的表面形成厚度0.Ιμπι左右的二氧化硅膜101，之后，通过公知的CVD法，在二氧化硅膜101的表面形成厚度0.1ym左右的氮化硅膜103。接着，使用公知的光刻技术以及蚀刻技术，在绝缘体柱20的形成位置形成达到绝缘体层12的沟槽102(图 9(a))。
[0062]接下来，在通过公知的热氧化法用二氧化硅膜覆盖了沟槽102的内壁后，通过公知的CVD法，在沟槽102的内部，埋入构成绝缘体柱20的S12等绝缘体20Α。之后，通过公知的蚀刻法，除去堆积在氮化硅膜103上的绝缘体，并且除去被埋入沟槽102的内部的绝缘体20Α中的上部1.5μπι左右。由此，形成与绝缘体层12连接的绝缘体柱20 (图9 (b))。
[0063]接下来，通过公知的外延法，使含有与N型半导体层13的杂质浓度相同程度的3X114Cnf3左右的磷的硅结晶生长。在绝缘体柱20的上部，硅结晶从露出的沟槽102的侧壁横向生长，沟槽102内部的绝缘体柱20的上部被含有与N型半导体层13的杂质浓度相同程度的浓度的磷的N型硅13A封闭。另一方面，在形成于N型半导体层13的表面的氮化硅膜103上，硅结晶不生长。接下来，通过蚀刻除去二氧化硅膜101以及氮化硅膜103，使N型半导体层13的表面露出。然后，通过公知的CMP((Chemical Mechanical Polishing)法，按照最初的N型半导体层13的表面进行平坦处理(图9 (c))。
[0064]由于以后的工序与上述的第一实施方式的制造方法相同，所以省略重复的说明。
[0065]根据第二实施方式的制造方法，通过在N型半导体层13的表面形成了氮化硅膜103，在用于用N型硅13A填充沟槽102内部的绝缘体柱20的上部的结晶生长工序中，在N型半导体层13上，硅结晶不生长。由此，能够提高之后的平坦化处理中的控制性。
[0066][变形例]
[0067]图10(a)?图10(d)是表示绝缘体柱的形态的改变的图，示有与栅极长度方向以及栅极宽度方向平行的平面上的绝缘体柱的结构。
[0068]如图10(a)?图10(d)所示，通过将绝缘体柱20分割为多个段20a，能够减小用于形成绝缘体柱20的沟槽的尺寸。由此，在沟槽内部的绝缘体的埋入、以及被埋入沟槽内部的绝缘体上部的N型硅的埋入变得容易。
[0069]图10(a)是由沿着栅极宽度方向对绝缘体柱20进行分割所得的多个段20a构成的情况的例子。根据该结构，与交替地连接包括绝缘体柱的IGBT和不包括绝缘体柱的IGBT的情况等价。在该构造中也能够维持击穿电压特性并且改善输出特性。
[0070]图10(b)是在栅极长度方向并置沿着栅极宽度方向分割而成的绝缘体柱20的段20a的情况的例子。在图10(b)所示的例子中，配置于一方的列的段20a配置于与配置于另一方的列的段20a的间隙对应的位置。像这样，相互错开地配置以构成多个列的方式配置而成的段20a，从而能够防止在栅极长度方向流动的载流子穿过段20a的间隙，并能够维持提高上述的漂移区域内的载流子密度的效果。因此，能够维持击穿电压特性并且改善输出特性。
[0071]图10(c)是沿着栅极长度方向分割绝缘体柱20的段20a的情况的例子。图10(d)是将绝缘体柱20的段20a配置成锯齿状的情况的例子。即使在以这样的方式配置绝缘体柱20的段20a的情况下，也能够防止在栅极长度方向流动的载流子穿过段20a的间隙，并能够维持提高上述的漂移区域内的载流子密度的效果。因此，能够维持击穿电压特性并且改善输出特性。
[0072]此外，在上述各实施方式中，对使用SOI基板10的情况进行了说明，但在使用不具备绝缘体层12的SOI基板以外的半导体基板的情况下，也能够应用本发明。
[0073]另外，在上述实施方式中，例示了使场氧化膜33遍及P型基极区域43与P型集电极区域45之间的整个区域延伸的情况，但如图11所示，场氧化膜33也可以在P型基极区域43与P型集电极区域45之间的一部分的区域延伸。在该情况下，绝缘体柱20也可以不配置于场氧化膜33的正下方，绝缘体柱20与N型半导体层13的表面分离地设置。换言之，绝缘体柱20与N型半导体层13的表面隔开间隙设置。
【主权项】
1.一种半导体装置，其特征在于，包括: P型基极区域，其设置在N型半导体层的表层部； N型发射极区域，其设置在上述P型基极区域的内侧； P型集电极区域，其在上述N型半导体层的表层部被与上述P型基极区域分离地设置；栅极绝缘膜，其设置在上述N型半导体层的表面，与上述P型基极区域以及上述N型发射极区域接触； 栅电极，其设置在上述栅极绝缘膜上；以及 柱状构造物，其设置在上述N型半导体层的内部的上述P型基极区域与上述P型集电极区域之间，上述柱状构造物的一端与在上述N型半导体层的表层部延伸的N型半导体连接，并且具有沿上述N型半导体层的深度方向延伸的绝缘体。2.根据权利要求1所述的半导体装置，其特征在于， 还包括绝缘体区域，上述绝缘体区域设置在上述N型半导体层的表层部的上述P型基极区域与上述P型集电极区域之间， 上述柱状构造物在与上述绝缘体区域之间夹着上述N型半导体而与上述绝缘体区域分离。3.根据权利要求1或2所述的半导体装置，其特征在于， 上述N型半导体层形成在绝缘体层上， 上述柱状构造物的另一端与上述绝缘体层连接。4.根据权利要求1?3中任一项所述的半导体装置，其特征在于， 上述柱状构造物沿着作为上述P型基极区域和上述P型集电极区域并排的方向的栅极长度方向被分割。5.根据权利要求1?3中任一项所述的半导体装置，其特征在于， 上述柱状构造物沿着作为与上述P型基极区域和上述P型集电极区域并排的方向交叉的方向的栅极宽度方向被分割。6.根据权利要求2所述的半导体装置，其特征在于， 上述绝缘体区域与上述柱状构造物的距离是0.Ιμ??以上2μπ?以下。7.根据权利要求2或6所述的半导体装置，其特征在于， 作为上述P型基极区域和上述P型集电极区域并排的方向的栅极长度方向上的上述柱状构造物的宽度是上述绝缘体区域的上述栅极长度方向上的长度的6.7%以上29.2%以下。8.根据权利要求2或6所述的半导体装置，其特征在于， 作为上述P型基极区域和上述P型集电极区域并排的方向的栅极长度方向上的上述柱状构造物的宽度是4μπι以上17.5μπι以下。9.根据权利要求1?8中任一项所述的半导体装置，其特征在于， 上述P型基极区域与上述柱状构造物的距离是4μπι以下。10.根据权利要求1?9中任一项所述的半导体装置，其特征在于， 上述柱状构造物与上述P型基极区域的距离比上述柱状构造物与上述P型集电极区域的距离短。11.一种半导体装置的制造方法，其特征在于，包括: 形成从N型半导体层的表面向上述N型半导体层的深度方向延伸的沟槽的工序； 在上述沟槽的内部埋入绝缘体来形成柱状构造物的工序； 用N型半导体填充上述沟槽的内部的上述柱状构造物的上部的工序； 在上述N型半导体层的表面形成栅极绝缘膜的工序； 在上述栅极绝缘膜上形成栅电极的工序； 在上述N型半导体层的表层部形成P型基极区域以便与上述栅极绝缘膜接触的工序； 在上述P型基极区域的内侧形成N型发射极区域以便与上述栅极绝缘膜接触的工序；以及 在上述N型半导体层的表层部形成P型集电极区域以便在与上述P型基极区域之间夹着上述柱状构造物的工序。12.根据权利要求11所述的半导体装置的制造方法，其特征在于， 还包括在上述N型半导体层的表层部形成绝缘体区域以便在与上述柱状构造物之间夹着上述N型半导体的工序。13.根据权利要求11或者12所述的半导体装置的制造方法，其特征在于， 上述N型半导体层形成在绝缘体层上， 使上述柱状构造物与上述绝缘体层连接。14.根据权利要求11?13中任一项所述的半导体装置的制造方法，其特征在于， 用上述N型半导体填充上述沟槽的内部的上述柱状构造物的上部的工序包括使上述N型半导体的结晶从上述沟槽的侧壁开始生长的工序。15.根据权利要求11?14中任一项所述的半导体装置的制造方法，其特征在于， 还包括在用上述N型半导体填充了上述沟槽的内部的上述柱状构造物的上部之后，使上述N型半导体层的表面平坦化的工序。16.根据权利要求11?15中任一项所述的半导体装置的制造方法，其特征在于， 上述N型半导体层包括硅， 上述制造方法还包括: 在用上述N型半导体填充上述沟槽的内部的上述柱状构造物的上部之前，在上述N型半导体层上形成氮化硅膜的工序;和 在用上述N型半导体填充了上述沟槽的内部的上述柱状构造物的上部后，除去上述氮化硅膜使上述N型半导体层的表面露出的工序以及使露出的上述N型半导体层的表面平坦化的工序。
【文档编号】H01L29/06GK106024872SQ201610186230
【公开日】2016年10月12日
【申请日】2016年3月29日
【发明人】田中宏幸
【申请人】拉碧斯半导体株式会社