一种mosfet器件及其制造方法
【专利摘要】本发明涉及半导体器件技术领域，具体而言，涉及一种MOSFET器件及其制造方法，包括N+层、N区、栅电极区和源极金属，N+层上依次设置有N区、栅电极区和源极金属，源极金属与N区之间形成肖特基结，N区设置有第一凹槽和第二凹槽，且第二凹槽深度大于第一凹槽深度，栅电极区位于第一凹槽内，其中N区顶部上有MOSFET的沟道，沟道为肖特基结的势垒区，沟道长度非常短，可以在一定程度上克服MOSFET的沟道电子迁移率低沟道电阻大的问题，第一凹槽为MOSFET的栅沟槽，第二凹槽为肖特基源区的沟槽，而且第二凹槽的深度大于第一凹槽的深度，在器件承载电压的时候，肖特基结对MOSFET栅沟槽底部形成电场屏蔽，来降低MOSFET栅沟槽底部电场，改善MOSFET的可靠性。
【专利说明】
一种MOSFET器件及其制造方法
技术领域
[0001]本发明涉及半导体器件技术领域，具体而言，涉及一种MOSFET器件及其制造方法。 【背景技术】[0002 ]功率MOSFET具有理想的栅极绝缘特性、高速的开关性能、低导通电阻和高稳定性， 在硅基器件中，功率MOSFET获得巨大成功。同样，碳化娃MOSFET也是最受瞩目的碳化硅功率开关器件，其最明显的优点是，驱动电路非常简单及与现有的功率器件驱动电路的兼容性。
[0003]碳化硅器件中，最早市场化的碳化硅肖特基二极管器件，因器件结构简单，生产工艺最早成熟。对于硅材料的肖特基器件，不论采用什么势皇金属，器件的高温漏电都比较大，在150°C下，漏电通常要在100yA以上，有的甚至达到mA级;但对于宽禁带半导体材料碳化硅肖特基二极管，就有很大不同，即使温度达到175°C，漏电水平与室温相当，基本没有增加，漏电水平在nA级，碳化硅肖特基结的漏电达到了硅材料PiN二极管的漏电水平。碳化硅 MOSFET器件设计方面目前存在两个主要技术难点:沟道电子迀移率低，引起MOSFET的沟道电阻大的问题，以及在高温、高电场下栅氧可靠性的问题。碳化娃MOSFET器件工艺方面目前存在的难点主要是P阱区的制作及P阱区合适杂质的浓度分布。
[0004]所以提供一种能够解决上述问题沟道电阻大、栅氧可靠性、P阱区的制作难度大的 MOSFET器件及其制造方法成为本领域技术人员所以解决的重要技术问题。
【发明内容】
[0005]本发明的目的在于提供一种MOSFET器件及其制造方法，以解决现有技术中沟道电阻大、栅氧可靠性、P阱区的制作难度大的技术问题。
[0006]本发明提供的一种MOSFET器件，包括N+层、N区、栅电极区和源极金属；
[0007]所述N+层上依次设置有所述N区、所述栅电极区和所述源极金属；
[0008]所述源极金属与所述N区之间形成肖特基结；
[0009]所述N区设置有第一凹槽和第二凹槽，且所述第二凹槽深度大于所述第一凹槽深度。
[0010]进一步地，所述第一凹槽设置在所述N区上端的中间位置；
[0011]所述第二凹槽设置在所述N区上端的两侧位置。
[0012]进一步地，所述源极金属上设置有凸块和第三凹槽；
[0013]所述第三凹槽与所述第一凹槽配合形成放置所述栅电极区的空腔；
[0014]所述凸块与所述第二凹槽配合。
[0015]进一步地，所述栅电极区包括栅电极、栅氧化层和栅电极绝缘保护层；
[0016]所述栅氧化层设置在所述栅电极与所述第一凹槽之间；
[0017]所述栅电极绝缘保护层设置在所述栅电极与所述第三凹槽之间。
[0018]进一步地，所述N区包括N层；
[0019]所述第一凹槽和所述第二凹槽位于所述N层上。
[0020] 进一步地，所述N区包括N层和N1层；[0〇21]所述N1层位于所述N层上；[〇〇22]所述第一凹槽位于所述N1层上，所述第二凹槽位于所述N层上且穿过所述N1层； [〇〇23]所述N1层掺杂浓度大于所述N层掺杂浓度。[〇〇24]本发明提供的一种M0SFET器件的制造方法，其特征在于，包括以下步骤:[〇〇25]在重掺杂的N+层上通过外延法形成N区的工序；
[0026]在所述N区的上表面上形成第一凹槽和第二凹槽的工序；
[0027]在所述第一凹槽内形成栅电极区的工序；
[0028]在所述N区和栅电极区上通过淀积法形成源极金属的工序；[〇〇29]对芯片背面N+区进行减薄金属化形成漏区电极的工序。[〇〇3〇] 进一步地，所述形成N区的步骤包括:[〇〇31]在所述重掺杂的N+层上形成N层的工序。[〇〇32] 进一步地，所述形成N区的步骤还包括:[〇〇33]在所述N层形成后形成N1层的工序。
[0034]进一步地，形成所述栅电极区的步骤包括:[〇〇35]在所述第一凹槽底部形成栅氧化层的工序；
[0036]在所述栅氧化层上形成栅电极的工序；
[0037]在所述栅电极上形成栅电极绝缘保护层的工序；
[0038]在所述第一凹槽底部增加所述栅氧化层厚度的工序。[〇〇39]本发明的有益效果为:[〇〇4〇]本发明提供的一种M0SFET器件，包括N+层、N区、栅电极区和源极金属，N+层上依次设置有N区、栅电极区和源极金属，源极金属与N区之间形成肖特基结，N区设置有第一凹槽和第二凹槽，且第二凹槽深度大于第一凹槽深度，栅电极区位于第一凹槽内，其中N区顶部上有M0SFET的沟道，沟道为肖特基结的势皇区，沟道长度非常短，可以在一定程度上克服 M0SFET的沟道电子迀移率低沟道电阻大的问题，尤其是碳化娃M0SFET的沟道电子迀移率低沟道电阻大的问题，第一凹槽为M0SFET的栅沟槽，第二凹槽为肖特基源区的沟槽，而且第二凹槽的深度大于第一凹槽的深度，在器件承载电压的时候，肖特基结对M0SFET的沟槽底部形成电场屏蔽，来降低M0SFET沟槽底部电场，改善M0SFET的可靠性；同时寄生的肖特基二极管压降比较低，与硅材料PN二极管相当，常规碳化娃M0SFET器件寄生的PN二极管压降比较大，通常大于4V，远大于硅材料PN二极管压降。[〇〇411本发明提供的一种M0SFET器件的制造方法，其特征在于，包括以下步骤:在重掺杂的N+层上通过外延法形成N区的工序，在N区的上表面上形成第一凹槽和第二凹槽的工序， 在所述第一凹槽内形成栅电极区的工序，在N区和栅电极区上形成源极金属的工序，对芯片背面N+层进行减薄金属化形成漏区电极的工序。通过在材料片外延过程中形成N区，不用再在芯片制程中进行N区掺杂，克服了碳化硅材料的杂质掺杂、扩散困难的问题，可以在现硅材料功率M0SFET生产线上进行生产。【附图说明】
[0042]为了更清楚地说明本发明【具体实施方式】或现有技术中的技术方案，下面将对【具体实施方式】或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0043]图1是本发明实施例提供的一种M0SFET器件中N区的一种实施方式的结构示意图；
[0044]图2是本发明实施例提供的一种M0SFET器件N区的另一种实施方式的结构示意图；
[0045]图3是基于图1形成第一凹槽的制造方法的说明图；
[0046]图4是基于图3形成栅电极区的制造方法的说明图；
[0047]图5是基于图4形成第二凹槽的制造方法的说明图；
[0048]图6是基于图5对栅氧化层加厚的制造方法的说明图；[〇〇49]图7是基于图6形成M0SFET器件的制造方法的说明图；[〇〇5〇]图8是基于图2形成M0SFET器件的制造方法的说明图；[〇〇51]图9是本发明实施例提供的一种M0SFET器件中源极金属的结构示意图；[〇〇52] 附图标记:[〇〇53]1-源极金属；101-凸块；102-第三凹槽；2-N+层；3-N区；301-N层；302-N1层；303-第一凹槽;304-第二凹槽;4-栅电极区；401-栅氧化层;402-栅电极;403-栅电极绝缘保护层。【具体实施方式】
[0054]为使本发明的目的、技术方案和优点更加清楚，下面将对本发明的技术方案进行清楚、完整的描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。 基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所得到的所有其它实施例，都属于本发明所保护的范围。
[0055]在本发明的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、 “水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、 以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”、 “第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
[0056]在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“安装”、 “相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接;可以是机械连接，也可以是电连接;可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
[0057]下面通过具体的实施例子并结合附图对本发明做进一步的详细描述。[〇〇58]图1是本发明实施例提供的一种M0SFET器件中N区的一种实施方式的结构示意图； 图2是本发明实施例提供的一种M0SFET器件N区的另一种实施方式的结构示意图；图3是基于图1形成第一凹槽的制造方法的说明图；图4是基于图3形成栅电极区的制造方法的说明图；图5是基于图4形成第二凹槽的制造方法的说明图；图6是基于图5对栅氧化层加厚的制造方法的说明图；图7是基于图6形成M0SFET器件的制造方法的说明图；图8是基于图2形成 M0SFET器件的制造方法的说明图；图9是本发明实施例提供的一种M0SFET器件中源极金属的结构示意图；
[0059]如图1-图9所示为本发明实施例提供的一种M0SFET器件，包括源极金属1、N+层2、N 区3和栅电极区4;
[0060]N+层2上依次设置有N区3、栅电极区4和源极金属1;[〇〇61]源极金属1与N区3之间形成肖特基结；[〇〇62] N区3设置有第一凹槽303和第二凹槽304,且第二凹槽304深度大于第一凹槽303深度。[〇〇63] 本发明提供的一种M0SFET器件，包括N+层2、N区3、栅电极区4和源极金属1，N+层2上依次设置有N区3、栅电极区4和源极金属1，源极金属1与N区3之间形成肖特基结，N区3设置有第一凹槽303和第二凹槽304,且第二凹槽304深度大于第一凹槽303深度，栅电极区4位于第一凹槽303内，其中N区3顶部上有M0SFET的沟道，沟道为肖特基结的势皇区，沟道长度非常短，可以在一定程度上克服碳化硅M0SFET的沟道电子迀移率低沟道电阻大的问题，第一凹槽303为M0SFET栅沟槽，第二凹槽304为肖特基源区的沟槽，而且第二凹槽304的深度大于第一凹槽303的深度，在器件承载电压的时候，肖特基结对M0SFET栅沟槽底部形成电场屏蔽，来降低M0SFET栅沟槽底部电场，改善M0SFET的可靠性；同时寄生的肖特基二极管压降比较低，与硅材料PN二极管相当，常规碳化娃M0SFET器件寄生的PN二极管压降比较大，通常大于4V，远大于与硅材料PN二极管压降。[〇〇64]需要指出的额是，第二凹槽304的深度必须大于第一凹槽303的深度。
[0065]本实施例的可选方案中，第一凹槽303设置在N区3上端的中间位置；[〇〇66] 第二凹槽304设置在N区3上端的两侧位置。[〇〇67] 在N区3上设置第一凹槽303和第二凹槽304,其中，第一凹槽303位于N区3上端的中间位置，第二凹槽304位于N区3上端的两侧位置，且第二凹槽304的深度大于第一凹槽303的深度，其中，肖特基源区的沟槽位于第二凹槽304的底部，M0SFET的栅沟槽位于N区3的上表面，因此，肖特基源区的沟槽深度大于M0SFET的栅沟槽深度，在器件承载电压的时候，肖特基结对M0SFET的沟槽底部形成电场屏蔽，来降低M0SFET沟槽底部电场，进而提高M0SFET器件的可靠性。[〇〇68]本实施例的可选方案中，源极金属1上设置有凸块101和第三凹槽102;[〇〇69]第三凹槽102与第一凹槽303配合形成放置栅电极区4的空腔；[〇〇7〇]凸块101与第二凹槽304配合。
[0071] 源极金属1上有凸块101，此凸块101与位于N区3上的第二凹槽304配合，源极金属1 上还有第三凹槽102,此第三凹槽102与位于N区3上的第一凹槽303配合，形成放置栅电极 402的空腔。[〇〇72]本实施例的可选方案中，栅电极区4包括栅电极402、栅氧化层401和栅电极绝缘保护层403;[〇〇73]栅氧化层401设置在栅电极402与第一凹槽303之间；[〇〇74]栅电极绝缘保护层403设置在栅电极402与第三凹槽102之间。[〇〇75]栅电极区4包括栅电极402、栅氧化层401和栅电极绝缘保护层403,其中，栅电极 402设置在第一凹槽303内，栅氧化层401设置在栅电极402与第一凹槽303之间，栅电极绝缘保护层403设置在栅电极402与第三凹槽102之间，通过栅氧化层401和栅电极绝缘保护层 403将栅电极402与N区3隔开，同时通过栅氧化层401和栅电极绝缘保护层403将栅电极402还与源极金属1隔开，栅电极402起到开关的作用。[〇〇76]需要指出的是，栅氧化层401设置在第一凹槽303的内侧，栅电极402位于栅氧化层 401上，栅电极绝缘保护层403位于栅电极402上。[〇〇77]本实施例的可选方案中，N区3包括N层301;
[0078]第一凹槽303和第二凹槽304位于N层301上。[〇〇79] N区3的一种形式包括N层301，N层301位于N+层2上，且N层301上设置有第一凹槽 303和第二凹槽304。
[0080]本实施例的可选方案中，N区3包括N层301和N1层302;[0081 ] N1层 302位于 N层 301 上；[〇〇82]第一凹槽303位于N1层302上，第二凹槽304位于N层301上且穿过N1层302;[〇〇83] N1层302掺杂浓度大于N层301掺杂浓度。
[0084] N区3的另外一种形式包括N层301和N1层302，N层301位于N+层2上，N1层302位于N 层301上，且第一凹槽303位于N1层302上，第二凹槽304位于N层301上且穿过N1层302,其中， N1层302掺杂浓度大于N层301掺杂浓度。[〇〇85]需要指出的是，N1层302的掺杂浓度大于N层301的掺杂浓度可以降低导通电阻。
[0086]如图1-图9所示为本发明提供的一种M0SFET器件的制造方法，包括以下步骤:[〇〇87]在重掺杂的N+层2上通过外延法形成N区3的工序；[〇〇88]在N区3的上表面上形成第一凹槽303和第二凹槽304的工序；[〇〇89]在第一凹槽303内形成栅电极区4的工序；
[0090]在N区3和栅电极区4上通过淀积法形成源极金属1的工序；
[0091]对N+层2进行减薄、金属化形成漏区电极的工序。[〇〇92]一种M0SFET器件的制造方法，首先在重掺杂的N+层2上通过外延工艺形成N区3，N区3根据不同的实际情况的要求设置不同的厚度，然后在N区3上形成掩蔽层，对N区3上端中间位置进行加工形成第一凹槽303,在N区3上端左右两侧加工形成第二凹槽304,且第二凹槽304的深度大于第一凹槽303的深度，然后在第一凹槽303内形成栅电极区4,在N区3和栅电极区4的上方通过淀积法形成源极金属1，最后对芯片背面N+区2进行减薄、金属化形成漏区电极。[〇〇93]需要指出的是，在在重掺杂的N+层2上通过外延工艺形成N区3,其中外延工艺可以是气相外延工艺、固相外延工艺、化学气相淀积或者是分子束外延，根据情况不同可以选用不同的外延工艺，通过外延工艺的运用，可以使各层的掺杂浓度灵活控制，克服了碳化硅材料的杂质掺杂、扩散困难的问题，可以在现硅材料功率M0SFET生产线上进行生产。[〇〇94]还需要指出的是，形成第一凹槽303和第二凹槽304的过程中，首先在N区3上设置掩蔽膜，掩蔽膜可以为金属或者有机材料，然后通过光刻及刻蚀技术形成凹槽，其中N区3上没有掩蔽膜的地方被刻蚀掉。[〇〇95]还需要指出的是，通过采用沟槽肖特基结构替代常规M0SFET器件的P阱区，不用再在芯片制程中进行P阱区的掺杂，克服了碳化硅材料的杂质掺杂、扩散困难的问题。[〇〇96]还需要指出的是，制作M0SFET器件的材料不仅限于碳化硅材料，还可以是GaN等宽禁带半导体材料。
[0097]本实施例的可选方案中，形成N区3的步骤包括:
[0098] 在重掺杂的N+层2上形成N层301的工序。[〇〇99] 在N+层2上形成N区3的过程，在N+层上通过外延工艺形成N层301。[〇1〇〇]需要指出的是，N区3为N层301，可以根据M0SFET器件的电压规格不同，厚度相应进行调整，如1200V的M0SFET器件，N层301厚度可以为4一5_。
[0101]还需要指出的是，N层301在N+层2上通过外延工艺形成，根据情况的不同，可以选用气相外延工艺、固相外延工艺、化学气相淀积或者分子束外延。
[0102]本实施例的可选方案中，形成N区3的步骤还包括:
[0103]在N层301形成后形成N1层302的工序。[〇1〇4] 在形成N区3时，在N+层2上通过外延工艺形成N层301，在N层301形成后继续通过外延工艺形成N1层302,其N1层302的掺杂浓度高出N层301掺杂浓度的10 %-50 %。[〇1〇5]需要指出的是，在N层301形成后通过外延工艺继续形成N1层302,使电压承受能力不降低的同时，降低M0SFET器件的导通电阻。
[0106]本实施例的可选方案中，形成栅电极区4的步骤包括:
[0107]在第一凹槽303底部形成栅氧化层401的工序；[〇1〇8]在栅氧化层401上形成栅电极402的工序；[〇1〇9]在栅电极402上形成栅电极绝缘保护层403的工序；[〇11〇]在第一凹槽303内侧增加栅氧化层401厚度的工序。栅电极区4的形成包括在第一凹槽303内侧形成的栅氧化层401和在栅氧化层401 上形成的栅电极402,以及在栅电极402上形成的栅电极绝缘保护层403,还有栅氧化层401 的加厚，栅电极402可以看做M0SFET器件的开关装置，而栅氧化层401和栅电极绝缘保护层 403保护栅电极402,使栅电极402能够与源极金属1实现电绝缘，保证正常的工作状态。 [〇112]需要指出的是，栅氧化层401加厚的目的在于降低M0SFET器件的电容，提高M0SFET 器件开关的速度。[〇113]还需要指出的是，其中第一凹槽303内侧通过淀积工艺形成栅氧化层401，然后在栅氧化层401上通过淀积形成栅电极402,在栅电极402上设置掩蔽膜，然后通过光刻或者刻蚀形成栅电极绝缘保护层403。
[0114]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种MOSFET器件，其特征在于，包括:N+层、N区、栅电极区和源极金属；所述N+层上依次设置有所述N区、所述栅电极区和所述源极金属；所述源极金属与所述N区之间形成肖特基结；所述N区设置有第一凹槽和第二凹槽，且所述第二凹槽深度大于所述第一凹槽深度。2.根据权利要求1所述的MOSFET器件，其特征在于，所述第一凹槽设置在所述N区上端 的中间位置；所述第二凹槽设置在所述N区上端的两侧位置。3.根据权利要求1所述的MOSFET器件，其特征在于，所述源极金属上设置有凸块和第三 凹槽；所述第三凹槽与所述第一凹槽配合形成放置所述栅电极区的空腔；所述凸块与所述第二凹槽配合。4.根据权利要求3所述的MOSFET器件，其特征在于，所述栅电极区包括栅电极、栅氧化 层和栅电极绝缘保护层；所述栅氧化层设置在所述栅电极与所述第一凹槽之间；所述栅电极绝缘保护层设置在所述栅电极与所述第三凹槽之间。5.根据权利要求1所述的MOSFET器件，其特征在于，所述N区包括N层；所述第一凹槽和所述第二凹槽位于所述N层上。6.根据权利要求1所述的MOSFET器件，其特征在于，所述N区包括N层和N1层；所述N1层位于所述N层上；所述第一凹槽位于所述N1层上，所述第二凹槽位于所述N层上且穿过所述N1层；所述N1层掺杂浓度大于所述N层掺杂浓度。7.—种MOSFET器件的制造方法，其特征在于，包括以下步骤:在重掺杂的N+层上通过外延法形成N区的工序；在所述N区的上表面上形成第一凹槽和第二凹槽的工序；在所述第一凹槽内侧形成栅电极区的工序；在所述N区和栅电极区上通过淀积法形成源极金属的工序；对芯片背面N+区进行减薄金属化形成漏区电极的工序。8.根据权利要求7所述的MOSFET器件的制造方法，其特征在于，所述形成N区的步骤包 括:在所述重掺杂的N+层上形成N层的工序。9.根据权利要求8所述的MOSFET器件的制造方法，其特征在于，所述形成N区的步骤还 包括:在所述N层形成后形成N1层的工序。10.根据权利要求8或9所述的MOSFET器件的制造方法，其特征在于，形成所述栅电极区 的步骤包括:在所述第一凹槽内侧形成栅氧化层的工序；在所述栅氧化层上形成栅电极的工序；在所述栅电极上形成栅电极绝缘保护层的工序；在所述第一凹槽底部增加所述栅氧化层厚度的工序。
【文档编号】H01L29/423GK106024867SQ201610589981
【公开日】2016年10月12日
【申请日】2016年7月25日
【发明人】左义忠, 杨寿国, 张海宇, 曲亮, 贾国
【申请人】吉林华微电子股份有限公司