半导体装置及半导体装置的制造方法

半导体装置及半导体装置的制造方法
【专利摘要】本发明涉及半导体装置及半导体装置的制造方法。在元件活性部10a，设置有将第一n型区域3和第一p型区域4交替重复接合而成的第一并列pn层5。第一并列pn层5的平面布局为条纹状。在耐压结构部10c，设置有将第二n型区域13和第二p型区域14交替重复接合而成的第二并列pn层15。第二并列pn层15的平面布局为朝向与第一并列pn层5的条纹相同的条纹状。在第一并列pn层5、第二并列pn层15间，设置有具有第三并列pn层以及第四并列pn层的中间区域6。中间区域6是使在相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域而成。
【专利说明】
半导体装置及半导体装置的制造方法
技术领域
[0001]本发明涉及半导体装置以及半导体装置的制造方法。
【背景技术】
[0002]以往，公知有具备超结(SJ:SuperJunct1n)结构的半导体装置(以下称为超结半导体装置)，该超结结构是将漂移层设置为在与芯片主面平行的方向(横向)交替地配置有提高了杂质浓度的η型区域和P型区域的并列pn层而成。在超结半导体装置中，导通状态时电流流通并列pn层的η型区域，截止状态时耗尽层也从并列pn层的η型区域和P型区域之间的pn结延伸而使η型区域以及P型区域耗尽，负荷耐压。另外，在超结半导体装置中，由于能够提高漂移层的杂质浓度，所以能够在维持高耐压的状态下减少导通电阻。
[0003]作为这样的超结半导体装置，提出了具备从元件活性部至耐压结构部的范围内将η型区和P型区配置为以相同的宽度延伸的条纹状的平面布局而成的并列pn层的装置(例如，参照下述专利文献1(第0020段，图1、图2))。在下述专利文献I中，通过使耐压结构部中的并列pn层的杂质浓度比元件活性部中的并列pn层的杂质浓度低，从而使耐压结构部的耐压比元件活性部的耐压高。元件活性部是导通状态时有电流流通的区域。元件周边部包围元件活性部的周围。耐压结构部配置于元件周边部，是缓和芯片正面侧的电场而保持耐压的区域。
[0004]另外，作为另一个的超结半导体装置，提出了并列pn层的η型区域以及P型区域的重复节距在耐压结构部中设置得比在元件活性部中窄的装置(例如，参照下述专利文献2(第0023段，图6)以及下述专利文献3(第0032段，图1、图2))。在下述专利文献2中，在元件活性部以及耐压结构部均设置将η型区域和P型区域配置为条纹状的平面布局而成的并列pn层。在下述专利文献3中，在元件活性部设置将η型区域以及P型区域配置为条状的平面布局的并列pn层，在耐压结构部设置将P型区域以矩阵状的平面布局配置于η型区域内而成的并列pn层。
[0005]另外，作为另一个超结半导体装置，提出了将并列pn层的η型区域和P型区域配置为条纹状的平面布局，使耐压结构部中的并列pn层的η型区域以及P型区域的与条纹正交的横向的宽度(以下，仅称为宽度)部分地变化而得到的装置(例如，参照下述专利文献4)。另夕卜，作为另一个的超结半导体装置，提出了将并列pn层的η型区域和P型区域配置为条纹状的平面布局，在与耐压结构部的边界附近，将元件活性部中的并列pn层的P型区域的宽度朝向外侧逐渐变窄的装置(例如，参照下述专利文献5(第0051段，图18、图19))。
[0006]在下述专利文献2?5中，通过在元件活性部和耐压结构部，改变并列pn层的η型区域以及P型区域的重复节距和/或并列pn层的P型区域的宽度，从而使耐压结构部中的并列pn层的杂质浓度比元件活性部中的并列pn层的杂质浓度低。因此，与下述专利文献I同样地，耐压结构部的耐压比元件活性部的耐压高。
[0007]作为并列pn层的形成方法，提出有以下方案:在每次通过外延生长而层叠未掺杂层时，都对整个面进行η型杂质的离子注入，使用抗蚀掩模而选择性地进行了P型杂质的离子注入之后，通过热处理来使杂质扩散(例如，参照下述专利文献6(第0025段，图1?图4)参照)。在下述专利文献6中，考虑到后续的热扩散步骤，用于P型杂质的离子注入的抗蚀掩模的开口宽度为剩余宽度的1/4左右，与此对应地，将P型杂质的注入量设为η型杂质的注入量的4倍左右，从而使并列pn层的η型区域以及P型区域的总杂质量相等。
[0008]作为并列pn层的另一个形成方法，提出有以下方案:在每次通过外延生长而层叠η型高电阻层时，都使用不同的抗蚀掩模而分别选择性地进行η型杂质以及P型杂质的离子注入之后，通过热处理而使杂质扩散(例如，参照下述专利文献7(第0032?0035段，图4)参照)。在下述专利文献7中，使成为并列pn层的η型区域的η型杂质注入区域和成为P型区域的P型杂质注入区域以在横向对置的方式选择性地形成并进行热扩散。因此，能够使η型区域以及P型区域均高杂质浓度化，并能够抑制在横向邻接的区域之间的pn结附近的杂质浓度的偏差。
[0009]现有技术文献
[0010]专利文献
[0011 ] 专利文献I:日本特开2008-294214号公报
[0012]专利文献2:日本特开2002-280555号公报
[0013]专利文献3:日本国际公开第2013/008543号
[0014]专利文献4:日本特开2010-056154号公报
[0015]专利文献5:日本特开2012-160752号公报
[0016]专利文献6:日本特开2011-192824号公报
[0017]专利文献7:日本特开2000-040822号公报

【发明内容】

[0018]技术问题
[0019]然而，本发明的
【发明人】们进行了锐意研究的结果新发现，如上述专利文献7那样，在分别选择性地进行η型杂质以及P型杂质的离子注入而在元件活性部以及耐压结构部形成并列Pn层的情况下，产生如下的问题。图27、图28是表示以往的超结半导体装置的并列pn层的平面布局的俯视图。图27(a)、图28(a)中示出了并列pn层的完成时的平面布局。图27(a)、图28(a)中示出了以往的超结半导体装置的1/4的部分。图27(b)、图28(b)中示出了元件活性部10a和耐压结构部10c之间的边界区域10b中的并列pn层的形成过程中的状态。元件周边部10d由边界区域10b以及耐压结构部10c构成。在图27、图28中，将并列pn层的条纹的延伸的横向设为y，将与条纹正交的横向设为X。符号101是为了形成并列pn层而外延生长的η—型半导体层。
[0020]如图27(a)、图28(a)所示，在以往的超结半导体装置中，元件活性部10a的并列pn层(以下，称为第一并列pn层)104以及耐压结构部10c的并列pn层(以下，称为第二并列pn层)114均延伸到元件活性部10a与耐压结构部10c之间的边界区域10b而相互邻接。如图27(b)、图28(b)所示，在形成该第一并列pn层104、第二并列pn层114时，第一并列pn层104的成为第一η型区域102的η型杂质注入区域121、以及成为第一P型区域103的P型杂质注入区域122分别以延伸到边界区域10b的内侧(元件活性部10a侧)的第一区域10e的方式形成。第二并列pn层114的成为第二η型区域112、115的η型杂质注入区域131、141，以及成为第二 P型区域113、116的P型杂质注入区域132、142分别以延伸到边界区域10b的外侧(耐压结构部10c侧)的第二区域10f的方式形成。这些各杂质注入区域分别延伸至第一区域10e和第二区域10f的边界(纵虚线)为止。
[0021]如图27所示，将第一 η型区域102以及第一 P型区域103的重复节距Pll和第二 η型区域112以及第二 P型区域113重复节距Ρ12设为相同的情况下(Pll =Ρ12)，在边界区域10b中，第一并列Pn层104、第二并列pn层114的同导电型区域彼此是完全接触的状态。即，成为第一 η型区域102、第二 η型区域112的η型杂质注入区域121、131彼此以及成为第一 P型区域
103、第二P型区域113的P型杂质注入区域122、132彼此分别配置于从元件活性部10a延伸至耐压结构部10c而连续的条纹状的平面布局。因此，在边界区域10b中，第一并列pn层
104、第二并列pn层114的电荷平衡没有被破坏，而第一并列pn层104、第二并列pn层114的平均杂质浓度均相同，由此元件活性部10a和耐压结构部10c不产生耐压差。因此，存在如下的问题，在耐压结构部10c易于局部集中电场，由耐压结构部10c的耐压确定元件整体的耐压。
[0022]另一方面，如图28所示，在将第二 η型区域115以及第二 P型区域116的重复节距P12设为比第一 η型区域102以及第一 P型区域103的重复节距Pll窄的情况下(Ρ11>Ρ12)，第一并列pn层104、第二并列pn层114的同导电型区域彼此接触的周期基于相互的重复节距Ρ11、P12的比而确定。即，在边界区域10b中，成为第一η型区域102、第二η型区域115的η型杂质注入区域121、141彼此、以及成为第一P型区域103、第二P型区域116的P型杂质注入区域122、142彼此处于存在接触的位置和不接触的位置的状态。因此，在边界区域10b中η型杂质浓度以及P型杂质浓度部分地变高。例如，通过在P型杂质注入区域122、142彼此接触连续的位置143附近，与相邻的η型杂质注入区域121、141之间的距离不同，从而P型杂质浓度比η型杂质浓度高。因此，存在难以确保第一并列pn层104与第二并列pn层114的边界上的电荷平衡，边界区域10b的耐压部分地变低的问题。对于该问题，通过使第一并列pn层104、第二并列pn层114的平均杂质浓度相对降低，能够抑制耐压部分地变低，但元件整体的耐压也降低。
[0023]本发明为了解决上述的现有技术的问题，其目的在于提供一种能够减少导通电阻，并且能够抑制耐压降低的半导体装置以及半导体装置的制造方法。
[0024]技术方案
[0025]为了解决上述课题，实现本发明的目的，所以本发明的半导体装置具有下述的特征。在第一主面侧设置有表面元件结构。在第二主面侧设置有低电阻层。在上述表面元件结构与上述低电阻层之间设置有第一并列pn层，以包围上述第一并列pn层的周围的方式设置有第二并列pn层。上述第一并列pn层是将第一个第一导电型区域以及第一个第二导电型区域交替地配置而成。上述第二并列pn层是将第二个第一导电型区域以及第二个第二导电型区域以比上述第一个第一导电型区域以及上述第一个第二导电型区域的重复节距窄的节距交替地配置而成。在上述第一并列pn层与上述第二并列pn层之间，以与上述第一并列pn层以及上述第二并列pn层接触的方式设置有中间区域。在上述中间区域，具有第三个第二导电型区域和第四个第二导电型区域。上述第三个第二导电型区域与上述第一并列pn层的上述第一个第二导电型区域接触，并且平均杂质浓度比上述第一个第二导电型区域低。上述第四个第二导电型区域与上述第二并列pn层的上述第二个第二导电型区域接触，并且平均杂质浓度比上述第二个第二导电型区域低。
[0026]另外，本发明的半导体装置的特征在于，在上述的发明中，上述中间区域具有第三个第一导电型区域和第四个第一导电型区域。上述第三个第一导电型区域与上述第一并列pn层的上述第一个第一导电型区域接触，并且平均杂质浓度比上述第一个第一导电型区域低。上述第四个第一导电型区域与上述第二并列pn层的上述第二个第一导电型区域接触，并且平均杂质浓度比上述第二个第一导电型区域低。
[0027]另外，本发明的半导体装置的特征在于，在上述的发明中，在上述中间区域配置有上述第三个第一导电型区域以及上述第三个第二导电型区域交替地配置而成的第三并列pn层。
[0028]另外，本发明的半导体装置的特征在于，在上述的发明中，在上述中间区域配置有上述第四个第一导电型区域以及上述第四个第二导电型区域交替地配置而成的第四并列pn层。
[0029]另外，本发明的半导体装置的特征在于，在上述的发明中，进一步具有以下特征。上述第一个第一导电型区域以及上述第一个第二导电型区域配置为条纹状的平面布局。上述第二个第一导电型区域以及上述第二个第二导电型区域配置为朝向与上述第一个第一导电型区域以及上述第一个第二导电型区域相同的条纹状的平面布局。上述第三个第二导电型区域以及上述第四个第二导电型区域配置为朝向与上述第一个第二导电型区域以及上述第二个第二导电型区域相同的条纹状的平面布局。
[0030]另外，本发明的半导体装置的特征在于，在上述的发明中，中心对置的上述第三个第二导电型区域和上述第四个第二导电型区域隔着漂移区相邻。
[0031]另外，本发明的半导体装置在上述的发明中进一步具有以下特征。上述第一个第一导电型区域以及上述第一个第二导电型区域配置为条纹状的平面布局。上述第二个第一导电型区域以及上述第二个第二导电型区域配置为朝向与上述第一个第一导电型区域以及上述第一个第二导电型区域正交的条纹状的平面布局。上述第三个第二导电型区域配置为朝向与上述第一个第二导电型区域相同的条纹状的平面布局。上述第四个第二导电型区域配置为朝向与上述第二个第二导电型区域相同的条纹状的平面布局。
[0032]另外，本发明的半导体装置在上述的发明中，进一步具有以下特征。上述表面元件结构以及上述第一并列pn层配置于导通状态时有电流流通的元件活性部。上述第二并列pn层配置于包围上述元件活性部的元件周边部。在上述元件周边部的相对于上述元件活性部侧的相反一侧，在上述第一主面与上述低电阻层之间，设置有终端区域。在上述第二并列pn层与上述终端区域之间，设置有平均杂质浓度比上述第二个第一导电型区域低的第五个第一导电型区域。导电层与上述终端区域电连接。
[0033]另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有以下特征。首先，进行反复进行第一工序、第二工序的形成工序。在上述第一工序中，堆积第一导电型半导体层。在上述第二工序中，在上述第一导电型半导体层的表面层，形成第一个第一导电型杂质注入区域、第一个第二导电型杂质注入区域、第二个第一导电型杂质注入区域以及第二个第二导电型杂质注入区域。上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域交替地配置。上述第二个第一导电型杂质注入区域以及上述第二个第二导电型杂质注入区域在比上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域更靠外侧的位置与上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域以预定宽度分离。上述第二个第一导电型杂质注入区域以及上述第二个第二导电型杂质注入区域以比上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域的重复节距窄的节距交替地配置。接着，进行热处理工序。在上述热处理工序中，使上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域扩散而形成第一个第一导电型区域以及第一个第二导电型区域交替地配置而成的第一并列pn层。使上述第二个第一导电型杂质注入区域以及上述第二个第二导电型杂质注入区域扩散而形成第二个第一导电型区域以及第二个第二导电型区域交替地配置而成的第二并列pn层。并且，在上述热处理工序中，在上述第一并列pn层与上述第二并列pn层之间，使上述第一个第一导电型杂质注入区域、上述第一个第二导电型杂质注入区域、上述第二个第一导电型杂质注入区域以及上述第二个第二导电型杂质注入区域扩散，形成具有平均杂质浓度比上述第一个第一导电型区域低的第三个第一导电型区域、平均杂质浓度比上述第一个第二导电型区域低的第三个第二导电型区域、平均杂质浓度比上述第二个第一导电型区域低的第四个第一导电型区域以及上平均杂质浓度比述第二个第二导电型区域低的第四个第二导电型区域的中间区域。
[0034]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述热处理工序中，形成具有将上述第三个第一导电型区域以及上述第三个第二导电型区域交替地配置而成的第三并列pn层和将上述第四个第一导电型区域以及上述第四个第二导电型区域交替地配置而成的第四并列pn层的上述中间区域。
[0035]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第二工序中，将上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域形成为条纹状的平面布局，并且将上述第二个第一导电型杂质注入区域以及上述第二个第二导电型杂质注入区域形成为与上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域相同的朝向的条纹状的平面布局。
[0036]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述第二工序中，将上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域形成为条纹状的平面布局，并且将上述第二个第一导电型杂质注入区域以及上述第二个第二导电型杂质注入区域形成为朝向与上述第一个第一导电型杂质注入区域以及上述第一个第二导电型杂质注入区域正交的条纹状的平面布局。
[0037]另外，为了解决上述的课题，实现本发明的目的，本发明的半导体装置的制造方法具有以下特征。首先，进行重复进行第一工序、第二工序的形成工序。在上述第一工序中，堆积第一导电型半导体层。在上述第二工序中，在上述第一导电型半导体层的表面层，以交替地配置的方式形成第一个第二导电型杂质注入区域，并且在比上述第一个第二导电型杂质注入区域更靠外侧以预定宽度分离的位置，以比上述第一个第二导电型杂质注入区域的重复节距窄的节距形成第二个第二导电型杂质注入区域。接下来，进行如下的热处理工序，通过热处理，使上述第一个第二导电型杂质注入区域扩散而形成第一个第二导电型区域与上述第一导电型半导体层交替地配置而成的第一并列pn层，并且使上述第二个第二导电型杂质注入区域扩散而形成第二个第二导电型区域与上述第一导电型半导体层交替地配置而成的第二并列pn层。在上述热处理工序中，在上述第一并列pn层与上述第二并列pn层之间，使上述第一个第二导电型杂质注入区域以及上述第二个第二导电型杂质注入区域扩散而形成具有平均杂质浓度比上述第一个第二导电型区域低的第三个第二导电型区域、以及平均杂质浓度比上述第二个第二导电型区域低的第四个第二导电型区域的中间区域。
[0038]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第二工序中，将上述第一个第二导电型杂质注入区域形成为条纹状的平面布局，并且将上述第二个第二导电型杂质注入区域形成为朝向与上述第一个第二导电型杂质注入区域相同的条纹状的平面布局。
[0039]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在上述第二工序中，将上述第一个第二导电型杂质注入区域形成为条纹状的平面布局，并且将上述第二个第二导电型杂质注入区域形成为朝向与上述第一个第二导电型杂质注入区域正交的条纹状的平面布局。
[0040]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，上述预定宽度为在一次上述第一工序中堆积的上述第一导电型半导体层的厚度的1/2以下。
[0041]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，在电阻比上述第一导电型半导体层低的低电阻层上形成上述第一并列pn层以及上述第二并列pn层。在上述热处理工序后，在上述第一并列pn层的相对于上述低电阻层侧的相反一侧形成表面元件结构。
[0042]另外，本发明的半导体装置的制造方法的特征在于，在上述的发明中，将上述第一并列pn层形成于导通状态时有电流流通的元件活性部，将上述第二并列pn层形成于包围上述元件活性部的元件周边部。
[0043]根据上述的发明，通过在成为第一并列pn层的杂质注入区域和成为第二并列pn层的杂质注入区域之间形成不进行离子注入杂质的区域，使各杂质注入区域热扩散到该区域，能够在第一并列pn层和第二并列pn层间，形成具备平均杂质浓度比第一并列pn层低的第三并列pn层，和平均杂质浓度比第二并列pn层低的第四并列pn层的中间区域。另外，由于中间区域的杂质量比第一并列pn层的杂质量低，所以与第一并列pn层相比易于耗尽，电场不易集中。因此，在耐压结构部(元件周边部的终端侧部分)配置与元件活性部相比η型区域以及P型区域的重复节距较窄的第二并列pn层，即使将耐压结构部的耐压设为比元件活性部的耐压高，在元件活性部与耐压结构部之间的边界区域中也不发生耐压降低。因此，能够分别调整第一并列pn层、第二并列pn层的电荷平衡，因而将元件周边部(耐压结构部以及边界区域)的耐压设为比元件活性部的耐压高，使元件整体易于高耐压化。另外，即使增加第一并列Pn层的平均杂质浓度而实现低导通电阻化，也能够维持元件周边部和元件活性部的耐压差。
[0044]发明效果
[0045]根据本发明的半导体装置以及半导体装置的制造方法，起到能够减少导通电阻，并且能够抑制耐压降低的效果。
【附图说明】
[0046]图1是表示实施方式I的半导体装置的平面布局的俯视图。
[0047]图2是将图1的Xl部放大而示出的俯视图。
[0048]图3是表示图1的切割线A-A’的截面结构的截面图。
[0049]图4是表示图1的切割线B-B’的截面结构的截面图。
[0050]图5是表示图1的切割线C-C’的截面结构的截面图。
[0051]图6是表示实施方式I的半导体装置的制造过程中的状态的截面图。
[0052]图7是表示实施方式I的半导体装置的制造过程中的状态的截面图。
[0053]图8是表示实施方式I的半导体装置的制造过程中的状态的截面图。
[0054]图9是表示实施方式I的半导体装置的制造过程中的状态的截面图。
[0055]图10是表示实施方式I的半导体装置的制造过程中的状态的截面图。
[0056]图11是表示实施方式I的半导体装置的制造过程中的状态的截面图。
[0057]图12是表示实施方式I的半导体装置的制造过程中的状态的俯视图。
[0058]图13是表示实施方式I的半导体装置的制造过程中的状态的俯视图。
[0059]图14是表示实施方式I的半导体装置的元件活性部的一个例子的截面图。
[0060]图15是表示实施方式I的半导体装置的元件活性部的另一个例子的截面图。[0061 ]图16是将图1的Xl部放大而示出的俯视图。
[0062]图17是表示图1的切割线A-A’的截面结构的截面图。
[0063 ]图18是表示图1的切割线B-B ’的截面结构的截面图。
[0064]图19是表示图1的切割线C-C’的截面结构的截面图。
[0065]图20是表示实施方式2的半导体装置的制造过程中的状态的截面图。
[0066]图21是表示实施方式2的半导体装置的制造过程中的状态的截面图。
[0067]图22是表示实施方式2的半导体装置的制造过程中的状态的截面图。
[0068]图23是表示实施方式2的半导体装置的制造过程中的状态的截面图。
[0069]图24是表示实施方式2的半导体装置的制造过程中的状态的截面图。
[0070]图25是表示实施方式2的半导体装置的制造过程中的状态的俯视图。
[0071]图26是表示实施方式2的半导体装置的制造过程中的状态的俯视图。
[0072]图27是表示以往的超结半导体装置的并列pn层的平面布局的俯视图。
[0073]图28是表示以往的超结半导体装置的并列pn层的平面布局的俯视图。
[0074]图29是表示实施方式3的半导体装置的平面布局的俯视图。
[0075]图30是将图29的X2部放大而示出的俯视图。
[0076]图31是将图29的X3部放大而示出的俯视图。
[0077]图32是表示图29的切割线D-D’的截面结构的截面图。
[0078]图33是表示图29的切割线E-E’的截面结构的截面图。
[0079]符号说明
[0080]I η+型漏层[0081 ]2 η型缓冲层
[0082]3、83第一η型区域
[0083]4、84第一P型区域
[0084]5、85 第一并列pn层
[0085]6第一并列pn层和第二并列pn层间的中间区域
[0086]7 P型基区
[0087]8源电极
[0088]9漏电极
[0089]1a元件活性部
[0090]1b边界区域
[0091]1c耐压结构部
[0092]1d元件周边部
[0093]1e 第一区域
[0094]1f 第二区域
[0095]1g第三区域
[0096]12 η—型区域
[0097]13第二η型区域
[0098]14第二P型区域
[0099]15第二并列pn层
[0100]16 η型沟道停止区
[0101]17 P型最外周区域
[0102]18沟道停止电极
[0103]19层间绝缘膜
[0104]21a?21f η—型半导体层
[0105]22a?22e、42a p型杂质注入区域
[0106]23a?23e、43a η型杂质注入区域
[0107]24外延层
[0108]31、33抗蚀掩模
[0109]32、34离子注入
[0110]41第三η型区域
[0111]42第三P型区域
[0112]43第三并列pn层
[0113]44第四η型区域
[0114]45第四P型区域
[0115]46第四并列pn层
[0116]47过渡区
[0117]51,61 n+型源区
[0118]52，62 P+型接触区
[0119]53，64栅绝缘膜
[0120]54,65 栅电极
[0121]63 沟槽
[0122]70 η型区域
[0123]71a?71f η型半导体层
[0124]Pl第一并列pn层的重复节距
[0125]P2第二并列pn层的重复节距
[0126]Y夹在第一p型区域与第二p型区域的中心对置的位置之间的区间
[0127]al、bl夹在第一P型区域与第二P型区域的中心对置的位置之间的区间的第一并列pn层的区域
[0128]a2、b2夹在第一P型区域与第二P型区域的中心对置的位置之间的区间的中间区域
[0129]a3、b3夹在第一P型区域与第二P型区域的中心对置的位置之间的区间的第二并列pn层的区域
[0130]al’、a2’、a3’、br、b2’、b3’ 中点
[0131]dl形成于元件活性部的η型杂质注入区域与P型杂质注入区域的间隔
[0132]d2形成于耐压结构部的η型杂质注入区域与P型杂质注入区域的间隔
[0133]wl η—型区域的宽度
[0134]￥2耐压结构部的宽度
[0135]w3第二并列pn层的配置于耐压结构部的部分的宽度
[0136]w4第一并列pn层和第二并列pn层之间的中间区域的宽度
[0137]t η—型半导体层的厚度
[ΟΙ38]X与并列pn层的条纹正交的横向(第二方向)
[0139]y并列pn层的条纹的延伸的横向(第一方向)
[0140]z深度方向
【具体实施方式】
[0141]以下，参照附图，对本发明的半导体装置以及半导体装置的制造方法的优选实施方式进行详细说明。在本说明书以及附图中，在前缀有η或者P的层和区域中，分别表示电子或者空穴为多数载流子。另外，标记于η、ρ上的+以及-分别表示与未标记的层和区域相比为杂质浓度高以及杂质浓度低。应予说明，在以下的实施方式的说明和附图中，对相同的构成标注相同的符号，并省略重复的说明。
[0142](实施方式I)
[0143]对于实施方式I的半导体装置的结构，以具备超结结构的η沟道型M0SFET(MetalOxide Semiconductor Field Effect Transistor:绝缘棚.型场效应晶体管)为例进行说明。图1是表示实施方式I的半导体装置的平面布局的俯视图。图2是将图1的Xl部放大而示出的俯视图。图3是表示图1的切割线A-A’的截面结构的截面图。图4是表示图1的切割线B-B’的截面结构的截面图。图5是表示图1的切割线C-C’的截面结构的截面图。
[0144]图1中示出了横截元件活性部1a以及元件周边部1d的第一并列pn层5、第二并列pn层15的平面，例如位于元件活性部1a的第一并列pn层5的深度的1/2处的平面的形状。元件活性部1a是导通状态时有电流流通的区域。元件周边部1d包围元件活性部1a的周围。另外，为了明确第一 η型区域(第一个第一导电型区域)3以及第一 P型区域(第一个第二导电型区域)4的重复节距Pl和第二 η型区域(第二个第一导电型区域)13以及第二 P型区域(第二个第二导电型区域)14的重复节距Ρ2不同，使图1中示出的这些区域的个数比图3少。
[0145]如图1?5所示，实施方式I的半导体装置具备元件活性部1a和包围元件活性部1a的周围的元件周边部10d。在元件活性部1a的第一主面(芯片正面)侧，作为元件的正面结构设置有图示省略的MOS栅(由金属-氧化膜-半导体构成的绝缘栅)结构。在元在件活性部1a的第二主面侧设置有n+型漏层(低电阻层)1，在与n+型漏层I相比距离第二主面(芯片背面)深的位置设置有η型缓冲层2。在元件活性部1a的第二主面，设置有与n+型漏层I接触的漏电极In型缓冲层2、n+型漏层I以及漏电极9设置为从元件活性部1a延伸至元件周边部1d0
[0146]在元件活性部1a中，在MOS栅结构与η型缓冲层2之间，设置有第一并列pn层5。第一并列Pn层5是第一η型区域3和第一P型区域4在与第一主面平行的方向(横向)交替地重复接合而成。第一 η型区域3和第一 P型区域4的平面布局是条纹状。第一并列pn层5的第一 η型区域3与第一 P型区域4重复的部分的最外侧(芯片端部一侧)例如是第一 η型区域3，该最外侧的第一 η型区域3在与第一并列pn层5的条纹正交的方向隔着后述的中间区域6与第二并列pn层15的例如第二 P型区域14对置。第一并列pn层5在第一并列pn层5的条纹延伸的方向以及与条纹正交的方向，设置为从元件活性部1a延伸至元件活性部1a与耐压结构部1c之间的边界区域10b。
[0147]由边界区域1b和耐压结构部1c构成元件周边部10d。元件周边部1d例如是比配置于最外侧的MOS栅结构的栅电极的外侧端部更靠外侧的区域，或者是在该栅电极的外侧配置有n+型源区的情况下比该n+型源区的外侧端部更靠外侧的区域。耐压结构部1c隔着边界区域1b而包围元件活性部1a的周围，是缓和芯片正面侧的电场并保持耐压的区域。耐压结构部1c例如是比配置在最外侧的P型基区7的外侧端部更靠外侧的区域。在耐压结构部10c，在η型缓冲层2上设置有第二并列pn层15。第二并列pn层15是第二η型区域13和第二P型区域14在横向交替地重复接合而成。
[0148]第二η型区域13以及第二 P型区域14的平面布局是条纹状。第二并列pn层15的条纹的朝向与第一并列pn层5的条纹的朝向相同。以下，将第一并列pn层5、第二并列pn层15的条纹延伸的横向设为第一方向y，将与条纹正交的横向(即与第一方向y正交的横向)设为第二方向X。第二 η型区域13以及第二 P型区域14的重复节距P2比第一 η型区域3以及第一 P型区域4的重复节距Pl窄。由此，第二 η型区13以及第二 P型区域14的平均杂质浓度分别比第一 η型区域3以及第一 P型区域4的平均杂质浓度低。由于第二 η型区域13以及第二 P型区域14分别与第一 η型区域3以及第一 P型区域4同时形成，所以通过使节距较窄，从而平均杂质浓度变低，在第二并列pn层15耗尽层易于向外周方向延伸，易于使初始耐压的高耐压化。第二P型区域14直到耗尽为止起到与保护环相同的作用。由此，第二 η型区域13的电场被缓和，因此易于使耐压结构部1c高耐压化。
[OH9]第二并列pn层15在第二并列pn层15的条纹延伸的方向以及与条纹正交的方向以从耐压结构部1c延伸至边界区域1b的方式设置。另外，第二并列pn层15隔着中间区域6包围第一并列Pn层5的周围，并且经由中间区域6与第一并列pn层5相邻。即，第一并列pn层5和第二并列Pn层15共同与中间区域6接触，是经由中间区域6连续的区域。第二并列pn层15的配置于耐压结构部1c的部分可以设置成从η型缓冲层2起算不到达第一主面的厚度。即，在用于形成第二并列pn层15的后述的离子注入以及热处理中，被离子注入到外延基体的杂质可以不扩散至第一主面。该情况下，在耐压结构部1c中，第二并列pn层15与第一主面之间在形成第二并列pn层15时成为外延生长而成的η—型半导体层。
[0150]在第一并列pn层5、第二并列pn层15间的中间区域6配置有第三并列pn层43以及第四并列pn层46，所述第三并列pn层43以及第四并列pn层46是使通过后述的第一离子注入、第二离子注入相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的未进行杂质的离子注入的区域(后述的第三区域)而成。具体而言，中间区域6的内侧(芯片中央侧)部分具备第三并列pn层43，所述第三并列pn层43具有以与第一 η型区域3以及第一 P型区域4的重复节距Pl大致相等的重复节距交替地配置的、越向外侧杂质浓度越低的第三η型区域(第三个第一导电型区域)41以及第三P型区域(第三个第二导电型区域)42。中间区域6的外侧部分具备第四并列pn层46，所述第四并列pn层46具有以与第二 η型区域13以及第二 P型区域14的重复节距P2大致相等的重复节距交替地配置的越向内侧杂质浓度越低的第四η型区域(第四个第一导电型区域)44以及第四P型区域(第四个第二导电型区域)45。即，中间区域6由平均杂质浓度比第一η型区域3低的第三η型区域41以及平均杂质浓度比第二 η型区域13低的第四η型区域44、平均杂质浓度比第一 P型区域4低的第三P型区域42以及平均杂质浓度比第二 P型区域14低的第四P型区域45构成。
[0151]另外，宽度与夹在第一P型区域4和第二 P型区域14的中心对置的位置间的区间Y的中间区域a2的宽度w4相同的第一并列pn层5的区域al以及第二并列pn层15的区域a3的P型杂质量以及η型杂质量相对于区间Y的中间区域a2满足Ca2<(Cal+Ca3)/2<Xal?Ca3分别为区域al?a3的杂质量。第一 P型区域4和第二 P型区域14的中心对置是指第一 P型区域4的第二方向X的中心和第二 P型区域14的第二方向X的中心在第一方向y位于相同直线上。因此，中间区域6在截止状态时是比第一并列pn层5更易于耗尽的区域。并且，在第一 P型区域4和第二P型区域14的中心对置的位置，区间Y的中间区域a2的中点a2’的杂质浓度比第一并列pn层的区域a I的中点a I’的杂质浓度以及第二并列pn层的区域a3的中点a3 ’的杂质浓度低。
[0152]配置于中间区域6的第三并列pn层43和第四并列pn层46对置。在第三并列pn层43与第四并列pn层46之间，将具有不同的重复节距的第一并列pn层5、第二并列pn层15的各杂质注入区域的杂质扩散而得到的过渡区47。应予说明，第三并列pn层43以及第四并列pn层46也可以以成为第一并列pn层5、第二并列pn层15的各杂质注入区域之间的杂质扩散而重叠的方式接触。
[0153]在耐压结构部1c中，在比第二并列pn层15更靠外侧的位置，在η型缓冲层2上设置有η—型区域(第五个第一导电型区域)12。11—型区域12设置成从η型缓冲层2达到第一主面的厚度。η—型区域12包围第二并列pn层15的周围，具有截止状态时抑制比第二并列pn层15更向外侧扩展的耗尽层的延伸的功能。η—型区域12的平均杂质浓度比第二 η型区域13的平均杂质浓度低。η—型区域12的宽度wl例如优选为耐压结构部1c的宽度w2的1/20以上且1/3以下程度。其理由是通过将第二并列pn层15的配置于耐压结构部1c的部分的宽度w3设为耐压结构部1c的宽度w2的2/3以上，从而使得第二并列pn层15的空乏化变得比较容易，所以易于确保预定耐压。
[0154]在耐压结构部1c的终端区域，在η型缓冲层2上设置有η型沟道停止区16。11型沟道停止区16设置成从η型缓冲层2到达第一主面的厚度。代替η型沟道停止区16，也可以设置P型沟道停止区。在η型沟道停止区16的第一主面侧，设置有P型最外周区域17。沟道停止电极18与P型最外周区域17连接，并且在元件周边部1d通过覆盖第一主面的层间绝缘膜19而与MOS栅结构的源电极8电绝缘。另外，沟道停止电极18在层间绝缘膜19上延伸，比P型最外周区域17更向内侧突出。沟道停止电极18也可以不比η型沟道停止区16更向内侧突出。
[0155]虽然没有特别限定，但例如在实施方式I的半导体装置为纵型M0SFET，耐压为600V水平的情况下，将各部的尺寸以及杂质浓度设为下述的值。漂移区的厚度(第一并列pn层5的厚度)为35μπι，第一 η型区3以及第一 P型区4的宽度为6.0μπι(重复节距Pl为12.0μπι)。在相当于漂移区(后述的外延层24(图10参照))1/2的深度的η—型半导体层21c表面配置的第一 η型区域3以及第一 P型区域4的宽度方向的峰值杂质浓度为4.0X 1015/cm3。第二 η型区域13以及第二 P型区域14的宽度为4.Ομπι(重复节距Ρ2为8.Ομπι)。在相当于漂移区(后述的外延层24)的1/2的深度的η—型半导体层21c表面配置的第二 η型区域13以及第二 P型区域14的宽度方向的峰值杂质浓度为2.0X 11Vcm3。中间区域6的宽度w4为2μπι。在相当于漂移区(后述的外延层24)的1/2的深度的η—型半导体层21c表面配置的η—型区域12的宽度方向的峰值杂质浓度优选为1.0 X 11Vcm3以下。η—型区域12的宽度wl为8μπι。耐压结构部1c的宽度w2为150μπι。图3?5(在图17?19、32、33中也相同)中，虽然使第二并列pn层15的配置于耐压结构部1c的部分简化而图示，但第二并列pn层15的配置于耐压结构部1c的部分的宽度w3为110μm。另外，耐压为300V水平的情况下，η—型区域12的宽度方向的峰值杂质浓度优选为1.0 X1016/cm3以下。
[0156]应予说明，在该实施方式I中虽然示出了在元件活性部10a，在MOS栅结构与η型缓冲层2之间设置有第一并列pn层5，在耐压结构部10c，在η型缓冲层2上设置有第二并列pn层15的结构，但也可以在MOS栅结构与n+型漏层I之间设置第一并列pn层5，在n+型漏层I上设置第二并列pn层15。
[0157]接下来，对实施方式I的半导体装置的制造方法进行说明。图6?11是表示实施方式I的半导体装置的制造过程中的状态的截面图。图12、13是表示实施方式I的半导体装置的制造过程中的状态的俯视图。图12中示出了第一并列pn层5、第二并列pn层15的形成过程中的状态。具体而言，图12中示出了用于形成第一并列pn层5、第二并列pn层15的第一离子注入32、第二离子注入34后且热处理前的杂质注入区域的平面布局。图13中示出了热处理后的中间区域6的状态。图6?11中示出了元件活性部1a的第一并列pn层5的制造过程中的状态，虽然图示省略了耐压结构部1c的第二并列pn层15的制造过程中的状态，但第二并列pn层15通过与第一并列pn层5相同的方法与第一并列pn层5同时形成。即，在图6?11中，使重复节距P2变窄而得的状态为第二并列pn层15的制造过程中的状态。
[0158]首先，如图6所示，在作为n+型漏层I的n+型初始基板的正面上，通过外延生长而形成η型缓冲层2。接下来，如图7所示，在η型缓冲层2上，通过外延生长以预定的厚度t堆积(形成)第一段η—型半导体层21a。接下来，如图8所示，在η—型半导体层21a上，形成与第一并列pn层5的第一 P型区域4以及第二并列pn层15的第二 P型区域14的形成区域相对应的部分开口的抗蚀掩模31。抗蚀掩模31的开口部的第二方向X的宽度在元件活性部1a中比第一 P型区域4的第二方向X的宽度窄，在耐压结构部1c中比第二 P型区域14的第二方向X的宽度窄。另夕卜，抗蚀掩模31的开口部的第二方向X的宽度在耐压结构部1c中比在元件活性部1a中窄。接下来，将抗蚀掩模31作为掩模而对P型杂质进行第一离子注入32。通过该第一离子注入32，在η—型半导体层21a的表面层，在元件活性部1a中选择性地形成P型杂质注入区域22a，在耐压结构部1c中选择性地形成P型杂质注入区域42a(参照图12)型杂质注入区域22a、42a的深度例如比η—型半导体层21a的厚度t浅。
[0159]接下来，如图9所示，除去了抗蚀掩模31后，在η—型半导体层21a上，形成与第一并列pn层5的第一 η型区域3以及第二并列pn层15的第二 η型区域13的形成区域相对应的部分开口而得到的抗蚀掩模33。抗蚀掩模33的开口部的第二方向X的宽度在元件活性部1a中比第一 η型区域3的第二方向X的宽度窄，在耐压结构部1c中比第二 η型区域13的第二方向X的宽度窄。另外，抗蚀掩模33的开口部的第二方向X的宽度在耐压结构部1c中比在元件活性部1a中窄。接下来，将抗蚀掩模33作为掩模对η型杂质进行第二离子注入34。通过该第二离子注入34，在η—型半导体层21a的表面层，在元件活性部1a中选择性形成η型杂质注入区域23a，在耐压结构部1c中在η—型半导体层21a的表面层选择性形成η型杂质注入区域43a(参照图12)。11型杂质注入区域23a、43a的深度例如比η—型半导体层21a的厚度t浅。也可以将η型杂质注入区域23a、43a的形成工序和P型杂质注入区域22a，42a的形成工序调换。
[0160]在上述的第一离子注入32、第二离子注入34中，如图12所示，在元件活性部1a以预定的间隔dl分离地配置η型杂质注入区域23a和P型杂质注入区域22a。在耐压结构部10c，以预定的间隔d2分离地配置η型杂质注入区域43a和P型杂质注入区域42a。另外，元件活性部1a以及耐压结构部1c的各杂质注入区域22a、23a、42a、43a配置成延伸至元件活性部1a与耐压结构部1c之间的边界区域10b。具体而言，在第一方向y中，元件活性部1a的η型杂质注入区域23a以及P型杂质注入区域22a配置成在边界区域1b的内侧(元件活性部1a侦D的第一区域1e延伸。耐压结构部1c的η型杂质注入区域43a以及P型杂质注入区域42a配置成在边界区域1b的外侧(耐压结构部1c侧)的第二区域1f延伸。并且，通过用抗蚀掩模31、33覆盖第一区域1e与第二区域1f之间的第三区域10g，对第三区域1g不进行杂质的离子注入，从而将元件活性部1a的各杂质注入区域22a、23a和耐压结构部1c的各杂质注入区域42a、43a在第一方向y分离地配置。第三区域1g是通过后述的热处理而变成第一并列pn层5、第二并列pn层15间的中间区域6的部分。第三区域1g(中间区域6)的第一方向y的宽度w4可以为η—型半导体层21a的厚度t的1/2以下(w4<t/2)。其理由是不易受到由于η型区域以及P型区域的重复节距的差异而在第一并列pn层5、第二并列pn层15间相互产生的不良影响，在边界区域1b不易产生耐压降低。具体而言，在η—型半导体层21a的厚度t为7μπι左右的情况下，中间区域6的第一方向y的宽度w4例如可以为2μπι左右。
[0161]接下来，如图10所示，除去了抗蚀掩模33后，在η—型半导体层21a上，通过外延生长进一步堆积多段η—型半导体层21b?21f，形成由这些多段(例如6段)的η—型半导体层21a?21f构成的预定厚度的外延层24。此时，每次堆积η—型半导体层21b?21e，都与第一段η—型半导体层21a同样地进行第一离子注入32、第二离子注入34，在元件活性部1a以及耐压结构部1c分别形成P型杂质注入区域以及η型杂质注入区域。在元件活性部1a以及耐压结构部1c分别形成的P型杂质注入区域以及η型杂质注入区域的平面布局与在第一段η—型半导体层21a所形成的P型杂质注入区域以及η型杂质注入区域的平面布局相同。图10中示出了在元件活性部1a中在η—型半导体层21b?21f分别形成P型杂质注入区域22b?22e，并且分别形成了 η型杂质注入区域23b?23e的状态。在成为外延层24的η—型半导体层21a?21f中的最上段η—型半导体层21f也可以不进行第一离子注入32、第二离子注入34。通过到此为止的工序，在作为η+型漏层I的η+型初始基板的正面上形成有依次层叠η型缓冲层2以及外延层24而成的外延基体。
[0162]接下来，如图11所示，通过热处理，使η—型半导体层2Ia?2Ie内的各η型杂质注入区域以及各P型杂质注入区域扩散。各η型杂质注入区域以及各P型杂质注入区域分别形成为沿第一方向y延伸的直线状，所以分别以离子注入位置为中心轴的大致圆柱状地扩展。由此，在元件活性部1a中，沿深度方向z对置的η型杂质注入区域23a?23e彼此以相互重合的方式连结，形成第一 η型区域3，并且沿深度方向z对置的P型杂质注入区域22a?22e彼此以相互重合地连结，形成第一P型区域4。并且第一η型区域3和第一P型区域4相互重合地连结，形成第一并列pn层5。在耐压结构部1c中也同样地，沿深度方向ζ对置的η型杂质注入区域(未图示)彼此相互重合地连结，形成第二 η型区域13，并且沿深度方向ζ对置的P型杂质注入区域(未图示)彼此相互重合地连结，形成第二 P型区域14。并且第二 η型区域13和第二 P型区域14相互重合地连结，形成第二并列pn层15。此时，在边界区域1b的第三区域10g，n型杂质以及P型杂质分别从元件活性部1a以及耐压结构部1c的η型杂质注入区域以及各P型杂质注入区域扩散而形成中间区域6。
[0163]虽然没有特别限定，但例如在实施方式I的半导体装置为纵型M0SFET，耐压为600V水平，中间区域6的第一方向y的宽度w4为2μπι左右的情况下，第一离子注入32、第二离子注入34以及其后的用于杂质扩散的热处理的条件如下所述。对于第一离子注入32而言，将第一 P型区域4以及第二 P型区域14的剂量设为0.2 X 11Vcm2以上且2.0 X 11Vcm2以下的程度。对于第二离子注入34而言，将第一η型区域3以及第二η型区域13的剂量设为0.2Χ 113/cm2以上且2.0 X 11Vcm2以下的程度。热处理温度是1000°C以上且1200°C以下的程度。
[0164]将热处理后的中间区域6的状态示于图13。在通过第一离子注入32、第二离子注入34相互分离而形成的成为第一并列pn层5、第二并列pn层15的各杂质注入区域间的没有进行杂质的离子注入的第三区域10g，形成有中间区域6，中间区域6具备该各杂质注入区域扩散而成的第三并列pn层43以及第四并列pn层46。具体而言，作为第三区域1g的中间区域6的内侧(芯片中央侧)部分形成有第三并列pn层43，第三并列pn层43具有以与第一 η型区域3以及第一 P型区域4的重复节距Pl几乎相等的重复节距交替地配置的、越向外侧杂质浓度越低的第三η型区域41以及第三P型区域42。中间区域6的外侧部分形成有第四并列pn层46，第四并列Pn层46具有以与第二 η型区域13以及第二 P型区域14的重复节距P2大致相等的重复节距交替地配置的、越向内侧杂质浓度越低的第四η型区域44以及第四P型区域45。即，中间区域6形成有平均杂质浓度比第一 η型区域3低的第三η型区域41以及平均杂质浓度比第二 η型区域13低的第四η型区域44和平均杂质浓度比第一 P型区域4低的第三P型区域42以及平均杂质浓度比第二 P型区域14低的第四P型区域45，是截止状态时比第一并列pn层5、第二并列pn层15更易于耗尽的区域。
[0165]配置于中间区域6的第三并列pn层43和第四并列pn层46对置。在第三并列pn层43与第四并列pn层46之间，存在将具有不同重复节距的第一并列pn层5、第二并列pn层15的各杂质注入区域的杂质扩散而得到的过渡区47。应予说明，第三并列pn层43和第四并列pn层46可以以使成为第一并列pn层5、第二并列pn层15的各杂质注入区域间的杂质扩散而重合的方式接触。
[0166]第二η型区域13以及第二P型区域14的平面布局优选为条纹状。其理由是，易于将多个第二η型区域13以及多个第二P型区域14的各自的平均杂质浓度调整为大致相同，易于确保第二并列Pn层15的电荷平衡。假设将第二 P型区域14配置为矩阵状的平面布局，将第二η型区域13形成为包围第二P型区域14的格子状的平面布局。该情况下，第二P型区域14为大致矩形状的平面形状，相对于此，第二 η型区域13是相对于第二 P型区域14具有三倍表面积的格子状的平面形状。因此，具有以下担忧:为了在第二η型区域13整体均匀地扩散η型杂质，研究作为第二 η型区域13的η型杂质注入区域的平面布局的难度变大，和/或抗蚀掩模的加工精度有局限性等因离子注入的差别而导致多个第二 η型区域13的各自的平均杂质浓度不均。由该离子注入的差别导致的不良影响在第二 η型区域13以及第二 P型区域14的重复节距Ρ2窄的耐压结构部1c中产生得特别显著。对此，将第二 η型区域13以及第二 P型区域14的平面布局设为条纹状的情况下，第二 η型区域13以及第二 P型区域14均是表面积大致相等的直线状的平面形状。因此，通过使η型杂质注入区域以及P型杂质注入区域的第二方向X的宽度相等，从而能够将多个第二 η型区域13以及多个第二 P型区域14的各自的平均杂质浓度容易地调整为大致相同。
[0167]η型沟道停止区16例如可以在形成第一 P型区域4、第二 P型区域14的同时由第一离子注入32形成，也可以在与第一离子注入32不同的时机选择性地进行P型杂质的离子注入而形成。η—型区域12可以在第一离子注入32、第二离子注入34时用抗蚀掩模31、33覆盖η—型区域12的形成区域而形成，也可以进一步增加选择性地离子注入η型杂质的工序而形成。接下来，利用通常的方法，依次进行形成MOS栅结构和/或P型最外周区域17、层间绝缘膜19、源电极8、沟道停止电极18、漏电极9的工序等剩余的工序。其后，通过将外延基体切割(切断)为芯片状，从而完成图1?5所示的超结半导体装置。
[0168]应予说明，在该实施方式I的半导体装置的制造方法中，虽然在成为η+型漏层I的η+型初始基板的正面上形成η型缓冲层2，但也可以不形成η型缓冲层2，而在成为η+型漏层I的η+型初始基板的正面上形成外延层24。
[0169]接下来，对实施方式I的半导体装置的元件活性部1a的一个例子进行说明。图14是表示实施方式I的半导体装置的元件活性部的一个例子的截面图。图15是表示实施方式I的半导体装置的元件活性部的另一个例子的截面图。如图14所示，在元件活性部1a的第一主面侧，设置有由P型基区7、η+型源区51、ρ+型接触区52、栅绝缘膜53以及栅电极54构成的通常的平面栅结构的MOS栅结构。另外，如图15所示，在元件活性部1a的第一主面侧，可以设置由P型基区7、η+型源区61、ρ+型接触区62、沟槽63、栅绝缘膜64以及栅电极65构成的通常的沟槽栅结构的MOS栅结构。这些MOS栅结构是以与第一并列pn层5的第一 P型区域4在深度方向z接触的方式配置P型基区7即可。第一并列pn层5中的虚线是在形成第一并列pn层5时通过外延生长而层叠多个的η—型半导体层之间的边界。
[0170](实施方式2)
[0171]对于实施方式2的半导体装置的结构，以具备超结结构的η沟道型MOSFET为例进行说明。表示实施方式2的半导体装置的平面布局的俯视图与表示实施方式I的半导体装置的平面布局的俯视图相同。图16是将图1的Xl部放大而示出的俯视图。图17是表示图1的切割线Α-Α’的截面结构的截面图。图18是表示图1的切割线Β-Β’的截面结构的截面图。图19是表示图1的切割线C-C’的截面结构的截面图。
[0172]实施方式2的半导体装置与实施方式I的半导体装置的不同点在于，第一η型区域
3、第二 η型区域13、第三η型区域41以及第四η型区域44具有相同的平均杂质浓度，并且不通过η型杂质的离子注入而形成。即使在不进行用于形成第一 η型区域3、第二 η型区域13的η型杂质的离子注入，不改变外延基体(后述的η型半导体层71a?71f)的η型杂质浓度而形成并列pn层的η型区域的情况下，也能够通过具备中间区域6而得到与实施方式I相同的效果。
[0173]第一并列pn层5、第二并列pn层15间的中间区域6配置有第三并列pn层43和第四并列pn层46，第三并列pn层43和第四并列pn层46在通过使第一离子注入相互分离地形成的成为第一并列Pn层5、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域(第三区域)而成。具体而言，中间区域6的内侧(芯片中央侧)部分具备第三并列Pn层43，第三并列pn层43以与第一 η型区域3以及第一 P型区域4的重复节距Pl大致相等的重复节距交替地配置而成，具有越朝向外侧杂质浓度越低的第三P型区域42。中间区域6的外侧部分具备第四并列pn层46，第四并列pn层46以与第二η型区域13以及第二 P型区域14的重复节距Ρ2大致相等的重复节距交替地配置而成，并且具有越朝向内侧杂质浓度越低的第四P型区域45。即，中间区域6由平均杂质浓度与第一η型区域3相同的的第三η型区域41以及第四η型区域44和平均杂质浓度比第一 P型区域4低的第三P型区域42以及平均杂质浓度比第二 P型区域14低的第四P型区域45构成。
[0174]另外，宽度与夹在第一P型区域4和第二 P型区域14的中心对置的位置间的区间Y的中间区域b2的宽度w4相同的第一并列pn层5的区域bl以及第二并列pn层15的区域b3的P型杂质量相对于区间Y的中间区域b2，满足032<(031+033)/2。031?033分别为区域131?匕3的P型杂质量。因此，中间区域6是截止状态时与第一并列pn层5相比易于耗尽的区域。并且，在第一P型区域4和第二P型区域14的中心对置的位置，区间Y的中间区域b2的中点b2 ’的杂质浓度比第一并列pn层5的区域b I的中点b I’的杂质浓度以及第二并列pn层15的区域b3的中点b3’的杂质浓度低。配置于中间区域6的第三并列pn层43和第四并列pn层46对置。此外，第三并列pn层43和第四并列pn层46可以以成为第一并列pn层5、第二并列pn层15的各杂质注入区域之间的杂质扩散而重叠的方式接触。
[0175]虽然没有特别限定，但例如在实施方式2的半导体装置为纵型M0SFET，耐压为600V水平的情况下，各部的尺寸以及杂质浓度为下述的值。漂移区的厚度(第一并列pn层5的厚度)为35μπι，第一 η型区域3以及第一 P型区域4的宽度为6.Ομπι(重复节距Pl为12.Ομπι)。在相当于漂移区(后述的外延层24)的1/2的深度的η型半导体层71c表面配置的第一 η型区域3(η型半导体层71a?71f)的宽度方向的峰值杂质浓度为4.0X 1015/cm3。在相当于漂移区(后述的外延层24)的1/2的深度的η型半导体层71c表面配置的第一 P型区域4的宽度方向的峰值杂质浓度为4.0 X 1015/cm3。第二η型区域13以及第二P型区域14的宽度为4.Ομπι(重复节距P2为8.Ομπι)。在相当于漂移区(后述的外延层24)的1/2的深度的η型半导体层71c表面配置的第二 P型区域14的宽度方向的峰值杂质浓度为2.0X1015/cm3。中间区域6的宽度w4为2μπι。耐压结构部1c的宽度w2为150μπι，第二并列pn层15的配置于耐压结构部1c的部分的宽度w3为IlOym0
[0176]在耐压结构部1c中，在比第二并列pn层15更靠外侧的位置，在η型缓冲层2上设置有η型区域70。
[0177]应予说明，在该实施方式2中，示出了在元件活性部10a，在MOS栅结构与η型缓冲层2之间设置有第一并列pn层5，在耐压结构部10c，在η型缓冲层2上设置有第二并列pn层15的形态，但也可以在MOS栅结构与n+型漏层I之间设置第一并列pn层5，在n+型漏层I上设置第二并列pn层15。
[0178]接下来，对实施方式2的半导体装置的制造方法进行说明。图20?24是表示实施方式2的半导体装置的制造过程中的状态的截面图。图25、26是表示实施方式2的半导体装置的制造过程中的状态的俯视图。图25示出了用于形成第一并列pn层5、第二并列pn层15的第一离子注入32后并且热处理前的杂质注入区域的平面布局。图26示出了热处理后的中间区域6的状态。实施方式2的半导体装置的制造方法与实施方式I的半导体装置的制造方法的不同点在于不进行离子注入η型杂质的第二离子注入34。
[0179]具体而言，首先，如图20所示，在作为η+型漏层I的η+型初始基板的正面上，通过外延生长而形成η型缓冲层2。接下来，如图21所示，在η型缓冲层2上，通过外延生长以预定的厚度t堆积(形成)第一段η型半导体层71a。接下来，如图22所示，在η型半导体层71a上，形成与第一并列Pn层5的第一 P型区域4以及第二并列pn层15的第二 P型区域14的形成区域对应的部分开口的抗蚀掩模31 ο抗蚀掩模31的开口部的第二方向X的宽度在元件活性部1a中比第一 P型区域4的第二方向X的宽度窄，在耐压结构部1c中比第二 P型区域14的第二方向X的宽度窄。另外，抗蚀掩模31的开口部的第二方向X的宽度在耐压结构部1c中比在元件活性部1a中窄。接下来，将抗蚀掩模31作为掩模而对P型杂质进行第一离子注入32。通过该第一离子注入32，在η型半导体层71a的表面层，在元件活性部1a中选择性地形成P型杂质注入区域22a，在耐压结构部1c中选择性地形成P型杂质注入区域42a(参照图25)型杂质注入区域22a、42a的深度例如比η型半导体层71a的厚度t浅。
[0180]在上述的第一离子注入32中，如图25所示，元件活性部1a和耐压结构部1c的P型的杂质注入区域22a、42a配置成延伸至元件活性部1a和耐压结构部1c之间的边界区域10b。具体而言，在第一方向y上，元件活性部1a的P型杂质注入区域22a配置成延伸至边界区域1b的内侧(元件活性部1a侧)的第一区域1e。耐压结构部1c的P型杂质注入区域42a配置成延伸至边界区域1b的外侧(耐压结构部1c侧)的第二区域1f。并且，通过用抗蚀掩模31覆盖第一区域1e与第二区域1f之间的第三区域10g，对第三区域1g不进行杂质的离子注入，从而将元件活性部1a的P型的杂质注入区域22a和耐压结构部1c的P型的杂质注入区域42a在第一方向y上分离地配置。第三区域1g是通过后述的热处理作为第一并列pn层5和第二并列pn层15间的中间区域6的部分。第三区域1g(中间区域6)的第一方向y的宽度w4可以为η型半导体层71a的厚度t的1/2以下(w4<t/2)。其理由是，不易受到根据η型区域以及P型区域的重复节距的差异而在第一并列pn层5、第二并列pn层15间相互产生的不良影响，在边界区域1b不易产生耐压降低。具体而言，在η—型半导体层21a的厚度t为7μπι左右的情况下，中间区域6的第一方向y的宽度w4例如可以为2μπι左右。
[0181]接下来，如图23所示，除去了抗蚀掩模31后，在η型半导体层71a上，通过外延生长进一步堆积多段η型半导体层71b?71f，形成由这些多段(例如6段)的η型半导体层71a?71f构成的预定厚度的外延层24。此时，每次堆积η型半导体层71b?71e，都与第一段η型半导体层71a同样地进行第一离子注入32，在元件活性部1a以及耐压结构部1c分别形成P型杂质注入区域。在元件活性部1a以及耐压结构部1c分别形成的P型杂质注入区域的平面布局与在第一段η型半导体层71a所形成的P型杂质注入区域的平面布局相同。图23中示出了在元件活性部1a的η型半导体层71b?71f分别形成了 P型杂质注入区域22b?22e的状态。在作为外延层24的η型半导体层71a?71f中的最上段η型半导体层71f也可以不进行第一离子注入32。通过到此为止的工序，在作为n+型漏层I的n+型初始基板的正面上形成有依次层叠η型缓冲层2以及外延层24而成的外延基体。
[0182]接下来，如图24所示，通过热处理，使η型半导体层71a?71e内的各P型杂质注入区域扩散。各P型杂质注入区域分别形成为沿第一方向y延伸的直线状，所以分别以离子注入位置为中心轴的大致圆柱状地扩展。由此，在元件活性部1a中，沿深度方向z对置的P型杂质注入区域22a?22e彼此以相互重合的方式连结，形成第一 P型区域4。在耐压结构部1c也同样地，沿深度方向z对置的P型杂质注入区域(未图示)彼此以相互重合的方式连结，形成第二P型区域14。此时，在边界区域1b的第三区域10g，p型杂质从元件活性部1a以及耐压结构部1c的各P型杂质注入区域扩散而形成中间区域6。
[0183]虽然没有特别限定，但例如在实施方式2的半导体装置为纵型M0SFET，耐压为600V水平，中间区域6的第一方向y的宽度w4为2μπι左右的情况下，第一离子注入32及其后的用于杂质扩散的热处理的条件如下所述。对于第一离子注入32而言，将第一 P型区域4以及第二 P型区域14的剂量设为0.2 X 11Vcm2以上且2.0 X 1013/cm2以下的程度。热处理温度为1000°C以上且1200°C以下的程度。
[0184]将热处理后的中间区域6的状态分别示于图26。在通过第一离子注入32相互分离而形成的成为第一并列pn层5、第二并列pn层15的P型的杂质注入区域间的没有进行杂质的离子注入的第三区域10g，形成有中间区域6，中间区域6具备该杂质注入区域扩散而成的第三并列Pn层43以及第四并列pn层46。具体而言，作为第三区域1g的中间区域6的内侧(芯片中央侧)部分形成有第三并列pn层43，第三并列pn层43以与第一 η型区域3以及第一 P型区域4的重复节距Pl大致相等的重复节距交替地配置而成，具有越向外侧杂质浓度越低的第三P型区42。中间区域6的外侧部分形成有第四并列pn层46，第四并列pn层46以与第二 η型区域13以及第二 P型区域14的重复节距Ρ2大致相等的重复节距交替地配置而成，具有越向内侧杂质浓度越低的第四P型区域45。即，在中间区域6，形成有平均杂质浓度与第一η型区域3相同的第三η型区域41和第四η型区域44以及平均杂质浓度比第一 P型区域4低的第三P型区域42和第四P型区域45，是截止状态时与第一并列pn层5相比易于耗尽的区域。
[0185]配置于中间区域6的第三并列pn层43和第四并列pn层46对置。应予说明，第三并列pn层43和第四并列pn层46也可以以成为第一并列pn层5、第二并列pn层15的各杂质注入区域间的杂质扩散而重叠的方式接触。应予说明，实施方式2与实施方式I的不同点在于不对第一 η型区域3和第二 η型区域13进行第二离子注入34，但实施方式2的半导体装置的元件活性部1a是与实施方式I的半导体装置的元件活性部1a相同的构成。
[0186](实施方式3)
[0187]对于实施方式3的半导体装置的结构，以具备了超结结构的η沟道型MOSFET为例进行说明。图29是表示实施方式3的半导体装置的平面布局的俯视图。图30是将图29的Χ2部放大而表示的俯视图。图31是将图29的Χ3部放大而表示的俯视图。图32是表示图29的切割线D-D’的截面结构的截面图。图33是表示图29的切割线Ε-Ε’的截面结构的截面图。图29中示出了横截元件活性部1a以及元件周边部1d的第一并列pn层85、第二并列pn层15的平面，例如深度为元件活性部1a的第一并列pn层85的1/2的平面的形状。为了明确第一 η型区域83以及第一 P型区域84的重复节距Pl和第二 η型区域13以及第二 P型区域14的重复节距Ρ2的差异，使图29中示出的这些区域的个数比图30?34少。
[0188]实施方式3的半导体装置与实施方式I的半导体装置的不同点在于，在与第二并列pn层15的条纹延伸的方向正交的方向延伸的条纹状的平面布局配置第一并列pn层85 (图29?33)。在实施方式3中，将第一并列pn层85的条纹延伸的横向设为第二方向X，将第二并列pn层15的条纹延伸的横向设为第一方向y。元件活性部1a的除了第一并列pn层85的平面布局以外的构成与实施方式I相同。元件周边部1d的构成与实施方式I相同。第二并列pn层15与实施方式I同样地隔着中间区域6而包围第一并列pn层85的周围，并且经由中间区域6与第一并列Pn层85相邻。
[0189]S卩，在以大致矩形框状的平面布局配置的中间区域6的与第一方向y平行的直线部分(以下，称为第一直线部分)6b和与第二方向X平行的直线部分(以下，称为第二直线部分)6a，第三并列pn层43、第四并列pn层46的配置不同。第三并列pn层43、第四并列pn层46与实施方式I同样地，分别是使成为第一并列pn层85、第二并列pn层15的各杂质注入区域扩散到该各杂质注入区域之间的没有进行杂质的离子注入的区域(上述的第三区域)而成。第一 η型区域83与第一 P型区域84的重复节距Pl以及第二 η型区域13与第二 P型区域14的重复节距Ρ2的条件与实施方式I相同。
[0190]具体而言，如图30所示，第一并列pn层85的第一η型区域83和第一P型区域84的重复部分的最外侧的例如第一η型区域83，在与第一并列pn层85的条纹正交的方向(第一方向y)隔着中间区域6的第二直线部分6a与第二并列pn层15的第二 η型区域13以及第二 P型区域14的条纹端部对置。即，在中间区域6的第二直线部分6a的内侧部分仅配置有第三并列pn层43的第三η型区域41，隔着过渡区47在外侧部分配置有将第四η型区域44和第四P型区域45在第二方向X交替地重复而成的第四并列pn层46。
[0191]中间区域6的第二直线部分6a中的过渡区47是成为第一并列pn层85的例如第一η型区域83、第二并列pn层15的第二 η型区域13以及第二 P型区域14的各杂质注入区域的杂质扩散而成的区域。宽度与中间区域6的第二直线部分6a的宽度w4相同的第一并列pn层85的区域all以及第二并列pn层15的区域al3的η型杂质量相对于中间区域6的第二直线部分6a，满足0&12<(0311+0313)/2。0311?0313分别是区域311、第二直线部分63以及区域313的11型杂质量。中间区域6的第二直线部分6a的P型杂质量从外侧向内侧减少。
[0192]另一方面，如图31所示，第二并列pn层15的第二η型区域13和第二 P型区域14的重复部分的最内侧的例如第二η型区域13，在与第二并列pn层15的条纹正交的方向(第二方向X)隔着中间区域6的第一直线部分6b而与第一并列pn层85的第一 η型区域83以及第一 P型区域84的条纹端部对置。即，在中间区域6的第一直线部分6b的内侧部分配置有将第三η型区域41和第三P型区域42沿第一方向y交替地重复而成的第三并列pn层43，隔着过渡区47在外侧部分仅配置有第四并列pn层46的第四η型区域44。
[0193]中间区域6的第一直线部分6b中的过渡区47是成为第一并列pn层85的第一η型区域83以及第一 P型区域84，和第二并列pn层15的例如第二 η型区域13的各杂质注入区域的杂质扩散而成的区域。宽度与中间区域6的第一直线部分6b的宽度w4相同的第一并列pn层85的区域a21以及第二并列pn层15的区域a23的η型杂质量相对于中间区域6的第一直线部分6b，满足Ca22<(Ca21+Ca23)/2<Xa21?Ca23分别是区域a21、第二直线部分6b以及区域a23的η型杂质量。中间区域6的第一直线部分6b的P型杂质量从内侧向外侧减少。
[0194]实施方式3的半导体装置的制造方法为在实施方式I的半导体装置的制造方法中，改变用于形成第一并列pn层85、第二并列pn层15的第一离子注入32、第二离子注入34中使用的抗蚀掩模31、33(参照图8?10)的平面布局即可。具体而言，第一离子注入32中使用的抗蚀掩模31以与第一并列pn层85的第一 P型区域84的形成区域对应的部分和与第二并列pn层15的第二 p型区域14的形成区域对应的部分正交的平面布局而开口。第二离子注入34中使用的抗蚀掩模33以与第一并列pn层85的第一 η型区域83的形成区域对应的部分和与第二并列pn层15的第二 η型区域13的形成区域对应的部分正交的平面布局而开口。
[0195]在实施方式3中，耐压为600V水平的情况下，中间区域6(第一直线部分6b、第二直线部分6a)的杂质浓度例如优选为1.0X 11Vcm3以下程度。另外，耐压为300V水平的情况下，中间区域6的杂质浓度例如优选为1.0X 11Vcm3以下程度。
[0196]可以将实施方式3应用于实施方式2的半导体装置。
[0197]以上，如上所述，根据上述的各实施方式，通过在成为第一并列pn层的杂质注入区域和成为第二并列pn层的杂质注入区域之间形成不进行杂质的离子注入的第三区域，在该第三区域热扩散各杂质注入区域，能够在第一并列pn层、第二并列pn层间，形成具有平均杂质浓度比第一并列pn层低的第三并列pn层和平均杂质浓度比第二并列pn层低的第四并列pn层的中间区域。另外，中间区域的杂质量比第一并列pn层的杂质量低，所以与第一并列pn层相比易于耗尽，不易电场集中。因此，即使在耐压结构部配置η型区域和P型区域的重复节距比元件活性部窄的第二并列pn层，使耐压结构部的耐压比元件活性部的耐压高，在元件活性部和耐压结构部之间的边界区域电荷平衡变化也不会相互产生不良影响。因此，在元件活性部和耐压结构部之间的边界区域中不发生耐压降低。因此，由于能够分别调整第一并列pn层、第二并列pn层的电荷平衡，所以使元件周边部(耐压结构部以及边界区域)的耐压比元件活性部的耐压高而使元件整体的高耐压化变得容易。因此，能够提高可靠性。另夕卜，即使增加第一并列pn层的平均杂质浓度而实现了低导通电阻化，也能够维持元件周边部和元件活性部的耐压差。因此，能够减少导通电阻，并且能够抑制耐压降低。另外，通过使元件周边部的耐压比元件活性部的耐压高，从而能够在元件活性部比元件周边缘部更快发生击穿(breakdown)，所以能够提高雪崩耐量、反向恢复耐量。
[0198]另外，如以往(例如上述专利文献I的图8)那样在元件周边部设置了保护环的构成中，由于包围元件活性部的周围地、呈同心圆状地相互分离而配置多个保护环，所以元件周边部的宽度变长。另一方面，根据上述的各实施方式，设置于元件周边部的第二并列pn层的第二 P型区域发挥与保护环相似的功能。因此，通过在元件周边部设置第二并列pn层，从而能够使元件周边部在截止时易于耗尽，并且无需在元件周边部设置保护环，能够防止耐压结构部的宽度变长。另外，根据上述的各实施方式，通过在比第二并列pn层更靠外侧的位置设置η—型区域，从而在截止状态时，到第二并列pn层为止能够迅速耗尽而抑制比第二并列pn层更向外侧扩展的耗尽层的延伸。由此，耗尽层不易到达η型沟道停止区，在η型沟道停止区附近不易产生局部的电场集中，所以能够抑制耐压降低。另外，通过配置于比第二并列pn层更靠外侧的η—型区域以及η型区域来抑制耗尽层的延伸，从而能够缩短耐压结构部的宽度。另外，根据实施方式3，即使在设为第一并列pn层的条纹延伸的方向和第二并列pn层的条纹延伸的方向正交的平面布局的情况下，也能够分别调整第一并列pn层、第二并列pn层的电荷平衡。因此，设计的自由度高。
[0199]以上，本发明并不限于上述的各实施方式，在不脱离本发明的主旨的范围内，能够进行各种变更。例如，在上述的各实施方式中记载的尺寸、杂质浓度等为一个例子，本发明并不限于这些值。另外，在上述的各实施方式中，虽然将第一导电型设为η型，将第二导电型设为P型，但本发明将第一导电型设为P型，将第二导电型设为η型，也同样成立。另外，本发明不限于MOSFET，也可应用于IGBT(Insulated Gate Bipolar Transistor:绝缘棚.双极型晶体管)、双极型晶体管，FWD(Free Wheeling D1de:续流二极管)或者肖特基二极管等。
[0200]产业上的可利用性
[0201]如上所述，本发明的半导体装置以及半导体装置的制造方法应用于在包围元件活性部的周围的元件周边部具备耐压结构部的大电力用半导体装置，特别应用于对将漂移层作为并列Pn层的M0SFET、IGBT、双极型晶体管、FWD或者肖特基二极管等高耐压的半导体装置。
【主权项】
1.一种半导体装置，其特征在于，具备: 表面元件结构，其设置于第一主面侧； 低电阻层，其设置于第二主面侧； 第一并列Pn层，其设置于所述表面元件结构和所述低电阻层之间，且第一个第一导电型区域以及第一个第二导电型区域交替地配置； 第二并列pn层，其设置为包围所述第一并列pn层的周围，且交替地配置有第二个第一导电型区域和第二个第二导电型区域以比所述第一个第一导电型区域以及所述第一个第二导电型区域的重复节距窄的节距;和 中间区域，其设置为在所述第一并列Pn层与所述第二并列pn层之间，与所述第一并列Pn层以及所述第二并列pn层接触，其中， 在所述中间区域，具有: 第三个第二导电型区域，其与所述第一并列pn层的所述第一个第二导电型区域接触，并且平均杂质浓度比所述第一个第二导电型区域低， 第四个第二导电型区域，其与所述第二并列pn层的所述第二个第二导电型区域接触，并且平均杂质浓度比所述第二个第二导电型区域低。2.根据权利要求1所述的半导体装置，其特征在于， 在所述中间区域，具有: 第三个第一导电型区域，其与所述第一并列pn层的所述第一个第一导电型区域接触，并且平均杂质浓度比所述第一个第一导电型区域低； 第四个第一导电型区域，其与所述第二并列pn层的所述第二个第一导电型区域接触，并且平均杂质浓度比所述第二个第一导电型区域低。3.根据权利要求2所述的半导体装置，其特征在于， 在所述中间区域配置有: 第三并列pn层，其是所述第三个第一导电型区域和所述第三个第二导电型区域交替地配置而成。4.根据权利要求2或3所述的半导体装置，其特征在于， 在所述中间区域配置有: 第四并列pn层，其是所述第四个第一导电型区域以及所述第四个第二导电型区域交替地配置而成。5.根据权利要求1?3中任一项所述的半导体装置，其特征在于， 所述第一个第一导电型区域以及所述第一个第二导电型区域配置为条纹状的平面布局， 所述第二个第一导电型区域以及所述第二个第二导电型区域配置为朝向与所述第一个第一导电型区域以及所述第一个第二导电型区域相同的条纹状的平面布局， 所述第三个第二导电型区域以及所述第四个第二导电型区域配置为朝向与所述第一个第二导电型区域以及所述第二个第二导电型区域相同的条纹状的平面布局。6.根据权利要求1?3中任一项所述的半导体装置，其特征在于， 中心对置的所述第三个第二导电型区域和所述第四个第二导电型区域隔着漂移区相邻。7.根据权利要求1?3中任一项所述的半导体装置，其特征在于， 所述第一个第一导电型区域以及所述第一个第二导电型区域配置为条纹状的平面布局， 所述第二个第一导电型区域以及所述第二个第二导电型区域配置为朝向与所述第一个第一导电型区域以及所述第一个第二导电型区域正交的条纹状的平面布局， 所述第三个第二导电型区域配置为朝向与所述第一个第二导电型区域相同的条纹状的平面布局， 所述第四个第二导电型区域配置为朝向与所述第二个第二导电型区域相同的条纹状的平面布局。8.根据权利要求1?3中任一项所述的半导体装置，其特征在于，进一步具备: 元件活性部，其配置有所述表面元件结构以及所述第一并列Pn层，并且在导通状态时有电流流通； 元件周边部，其配置有所述第二并列pn层，且包围所述元件活性部； 终端区域，其在所述元件周边部的相对于所述元件活性部侧的相反一侧，设置于所述第一主面与所述低电阻层之间； 第五个第一导电型区域，其设置于所述第二并列pn层与所述终端区域之间，且平均杂质浓度比所述第二个第一导电型区域低；以及导电层，其与所述终端区域电连接。9.一种半导体装置的制造方法，其特征在于，包括以下工序: 形成工序，重复进行第一工序和第二工序，其中， 所述第一工序，堆积第一导电型半导体层， 所述第二工序，在所述第一导电型半导体层的表面层，以交替地配置的方式形成第一个第一导电型杂质注入区域以及第一个第二导电型杂质注入区域，并且在比所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域更靠外侧以预定宽度分离的位置，以比所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域的重复节距窄的节距交替地配置的方式形成第二个第一导电型杂质注入区域以及第二个第二导电型杂质注入区域;和 热处理工序，通过热处理，使所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域扩散而形成第一个第一导电型区域以及第一个第二导电型区域交替地配置而成的第一并列pn层，并且使所述第二个第一导电型杂质注入区域以及所述第二个第二导电型杂质注入区域扩散而形成第二个第一导电型区域以及第二个第二导电型区域交替地配置而成的第二并列pn层， 在所述热处理工序中，在所述第一并列pn层与所述第二并列pn层之间，使所述第一个第一导电型杂质注入区域、所述第一个第二导电型杂质注入区域、所述第二个第一导电型杂质注入区域以及所述第二个第二导电型杂质注入区域扩散而形成具有平均杂质浓度比所述第一个第一导电型区域低的第三个第一导电型区域、平均杂质浓度比所述第一个第二导电型区域低的第三个第二导电型区域、平均杂质浓度比所述第二个第一导电型区域低的第四个第一导电型区域以及平均杂质浓度比所述第二个第二导电型区域低的第四个第二导电型区域的中间区域。10.根据权利要求9所述的半导体装置的制造方法，其特征在于， 在所述热处理工序中，形成具有将所述第三个第一导电型区域以及所述第三个第二导电型区域交替地配置而成的第三并列pn层和将所述第四个第一导电型区域以及所述第四个第二导电型区域交替地配置而成的第四并列pn层的所述中间区域。11.根据权利要求9或10所述的半导体装置的制造方法，其特征在于， 在所述第二工序中，将所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域形成为条纹状的平面布局，并且将所述第二个第一导电型杂质注入区域以及所述第二个第二导电型杂质注入区域形成为朝向与所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域相同的条纹状的平面布局。12.根据权利要求9或10所述的半导体装置的制造方法，其特征在于， 在所述第二工序中，将所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域形成为条纹状的平面布局，并且将所述第二个第一导电型杂质注入区域以及所述第二个第二导电型杂质注入区域形成为朝向与所述第一个第一导电型杂质注入区域以及所述第一个第二导电型杂质注入区域正交的条纹状的平面布局。13.—种半导体装置的制造方法，其特征在于，包括以下工序: 形成工序，重复进行第一工序和第二工序，其中， 所述第一工序，堆积第一导电型半导体层， 所述第二工序，在所述第一导电型半导体层的表面层，以交替地配置的方式形成第一个第二导电型杂质注入区域，并且在比所述第一个第二导电型杂质注入区域更靠外侧以预定宽度分离的位置，以比所述第一个第二导电型杂质注入区域的重复节距窄的节距形成第二个第二导电型杂质注入区域;和 热处理工序，通过热处理，使所述第一个第二导电型杂质注入区域扩散而形成第一个第二导电型区域与所述第一导电型半导体层交替地配置而成的第一并列pn层，并且使所述第二个第二导电型杂质注入区域扩散而形成第二个第二导电型区域与所述第一导电型半导体层交替地配置而成的第二并列pn层， 在所述热处理工序中，在所述第一并列pn层与所述第二并列pn层之间，使所述第一个第二导电型杂质注入区域以及所述第二个第二导电型杂质注入区域扩散而形成具有平均杂质浓度比所述第一个第二导电型区域低的第三个第二导电型区域、以及平均杂质浓度比所述第二个第二导电型区域低的第四个第二导电型区域的中间区域。14.根据权利要求13所述的半导体装置的制造方法，其特征在于， 在所述第二工序中，将所述第一个第二导电型杂质注入区域形成为条纹状的平面布局，并且将所述第二个第二导电型杂质注入区域形成为朝向与所述第一个第二导电型杂质注入区域相同的条纹状的平面布局。15.根据权利要求13所述的半导体装置的制造方法，其特征在于， 在所述第二工序中，将所述第一个第二导电型杂质注入区域形成为条纹状的平面布局，并且将所述第二个第二导电型杂质注入区域形成为朝向与所述第一个第二导电型杂质注入区域正交的条纹状的平面布局。16.根据权利要求9、13中任一项所述的半导体装置的制造方法，其特征在于， 所述预定宽度为在一次所述第一工序中堆积的所述第一导电型半导体层的厚度的1/2以下。17.根据权利要求9、13中任一项所述的半导体装置的制造方法，其特征在于， 在电阻比所述第一导电型半导体层低的低电阻层上形成所述第一并列pn层以及所述第二并列pn层， 所述热处理工序后，在所述第一并列pn层的相对于所述低电阻层侧的相反一侧形成表面元件结构。18.根据权利要求9、13中任一项所述的半导体装置的制造方法，其特征在于， 将所述第一并列pn层形成于导通状态时有电流流通的元件活性部， 将所述第二并列pn层形成于包围所述元件活性部的元件周边部。
【文档编号】H01L21/336GK106057866SQ201610121087
【公开日】2016年10月26日
【申请日】2016年3月3日 公开号201610121087.7, CN 106057866 A, CN 106057866A, CN 201610121087, CN-A-106057866, CN106057866 A, CN106057866A, CN201610121087, CN201610121087.7
【发明人】坂田敏明, 新村康, 竹野入俊司
【申请人】富士电机株式会社