制造半导体装置的方法

制造半导体装置的方法
【专利摘要】公开了一种制造半导体装置的方法，所述制造半导体装置的方法包括：提供用于形成相邻的第一逻辑单元和第二逻辑单元以及相邻的虚设单元和第三逻辑单元的前导电线和后导电线。来自第一逻辑单元的导电线之中的与第二逻辑单元相邻的第一导电线与来自第二逻辑单元的导电线之中的与第一逻辑单元相邻的第二导电线分隔开第一参考距离。来自虚设单元的导电线之中的与第三逻辑单元相邻的虚设线与来自第三逻辑单元的导电线之中的与虚设单元相邻的第三导电线分隔开第二参考距离。第二参考距离大于第一参考距离。
【专利说明】制造半导体装置的方法
[0001 ] 本申请要求于2015年4月9日提交到韩国知识产权局的第10-2015-0050150号和于2015年9月9日提交的第10-2015-0127787号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
[0002]与示例性实施例一致的装置和方法涉及一种半导体装置的布图设计方法，更具体地，涉及一种包括场效应晶体管的半导体装置的布图设计方法和一种利用该方法制造半导体装置的方法。
【背景技术】
[0003]因为集成度是用来确定产品价格的重要因素，所以为了增大半导体装置的容量以及为了减小制造成本，人们做出很多努力来提高半导体装置的集成度。因为根据单元单体占据的面积来确定集成度，所以高效地设计半导体装置的布图是重要的。通常，利用布图设计工具设计半导体装置的布图需要一定的时间并且需要试错。因此，减少布图设计时间是重要的。

【发明内容】

[0004]根据示例性实施例的一方面，提供了一种在半导体装置的布图设计中减少布图设计时间的方法，其中，布图设计时间根据虚设单元的插入而增加。
[0005]根据示例性实施例的一方面，提供了一种制造半导体装置的方法。所述方法可以包括:提供用于形成第一逻辑单元、第二逻辑单元、虚设单元和第三逻辑单元的前导电线和后导电线，第一逻辑单元和第二逻辑单元彼此相邻，虚设单元和第三逻辑单元彼此相邻。来自第一逻辑单元的导电线之中的与第二逻辑单元相邻的第一导电线可以与来自第二逻辑单元的导电线之中的与第一逻辑单元相邻的第二导电线分隔开第一参考距离。来自虚设单元的导电线之中的与第三逻辑单元相邻的虚设线与来自第三逻辑单元的导电线之中的与虚设单元相邻的第三导电线分隔开第二参考距离。第二参考距离大于第一参考距离。
[0006]可以基于用于形成前导电线和后导电线的光刻工艺的分辨率来设定第一参考距离和第二参考距离。
[0007]可以利用不同的光掩模通过图案化工艺形成第一导电线和第二导电线，可以利用相同的光掩模通过图案化工艺形成虚设线和第三导电线。可以利用不同的光掩模通过图案化工艺形成第三导电线和来自第二逻辑单元的导电线之中的与虚设单元相邻的第四导电线。
[0008]第一导电线、第二导电线、第三导电线和虚设线的至少一部分可以沿第一方向布置，其中，第一方向与第一逻辑单元、第二逻辑单元、第三逻辑单元和虚设单元可以沿其布置的方向垂直。方法还可以包括在设置前导电线和后导电线之前，设置沿与第一方向垂直的第二方向布置的第一电源线和第二电源线。接地电压可以提供到第一电源线和第二电源线中的一条。
[0009]虚设单元可以是填充件、填充电容器和备用单元中的一种。
[0010]方法还可以包括:在形成前导电线和后导电线之前，在基底上形成有源图案，形成与有源图案交叉的栅极图案；在位于栅极图案的相对的侧面的有源图案上形成源区或漏区。前导电线中的至少一条可以电连接到栅极图案，后导电线中的至少一条可以电连接到栅极图案，前导电线中的另一条线可以电连接到源区或漏区，后导电线中的至少另一条线可以电连接到源区或漏区。
[0011]根据示例性实施例的一方面，提供了一种制造半导体装置的方法，所述方法可以包括:形成布图图案；以及在基底上构造与布图图案对应的导电线。构造布图图案的步骤可以包括:为第一逻辑单元、第二逻辑单元和第三逻辑单元布置前导电图案和后导电图案;重新布置前导电图案和后导电图案使得与来自于第一逻辑单元、第二逻辑单元和第三逻辑单元之中的两个相邻的逻辑单元之间的边界相邻的两个导电图案通过不同的光刻工艺而形成;为布置在第二逻辑单元与第三逻辑单元之间的虚设单元布置导电图案。来自第一逻辑单元的导电图案之中的与第二逻辑单元相邻的第一导电图案可以与来自第二逻辑单元的导电图案之中的与第一逻辑单元相邻的第二导电图案分隔开第一参考距离，来自虚设单元的导电图案之中的与第三逻辑单元相邻的虚设图案可以与来自第三逻辑单元的导电图案之中的与虚设单元相邻的第三导电图案分隔开第二参考距离。第二参考距离大于第一参考距离。
[0012]可以基于用于形成前导电图案和后导电图案的光刻工艺的分辨率来设定第一参考距离和第二参考距离。
[0013]可以利用不同的光掩模通过图案化工艺形成第一导电图案和第二导电图案，可以利用相同的光掩模通过图案化工艺形成虚设图案和第三导电图案。
[0014]可以利用不同的光掩模通过图案化工艺形成第三导电图案和来自第二逻辑单元的导电图案之中的与虚设单元相邻的第四导电图案。
[0015]第一导电图案、第二导电图案、第三导电图案和虚设图案中的至少两个可以沿第一方向布置，其中，第一方向与第一逻辑单元、第二逻辑单元、第三逻辑单元和虚设单元沿其布置的方向垂直。
[0016]虚设单元可以是填充件、填充电容器和备用单元中的一种。
[0017]根据示例性实施例的一方面，提供了一种制造半导体装置的方法。所述方法包括:设置来自第一逻辑单元的导电线之中的与第二逻辑单元相邻的第一导电线，第一导电线与来自第二逻辑单元的导电线之中的与第一逻辑单元相邻的第二导电线分隔开第一参考距离;设置来自虚设单元的导电线之中的与第三逻辑单元相邻的虚设线，虚设线与来自第三逻辑单元的导电线之中的与虚设单元相邻的第三导电线分隔开第二参考距离。第二参考距离大于第一参考距离。
[0018]可以基于用于形成前导电线和后导电线的光刻工艺的分辨率来设定第一参考距离和第二参考距离。
[0019]可以利用不同的光掩模通过图案化工艺形成第一导电线和第二导电线，可以利用相同的光掩模通过图案化工艺形成虚设线和第三导电线。
[0020]虚设单元可以是来自填充件、填充电容器和备用单元之中的一种。
【附图说明】
[0021]通过下面参照附图的描述，以上和其他的对象和特征将变得明显，其中，除非另外说明，否则在全部的各个附图中，同样的附图标号指示同样的部件，其中，
[0022]图1是示出根据示例性实施例的用于设计半导体装置的计算系统的框图；
[0023]图2是示出根据示例性实施例的用于设计并制造半导体装置的方法的流程图；
[0024]图3是示出图2中示出的操作S120的流程图；
[0025]图4至图6是示出根据示例性实施例的用于描述布图设计方法的布图图案的图；
[0026]图7A、图8A、图9A和图1OA是示出根据示例性实施例的半导体装置的制造工艺的平面图；
[0027]图7B、图8B、图9B和图1OB是分别沿图7A、图8A、图9A和图1OA的线1-P截取的剖视图；
[0028]图7C、图8C、图9C和图1OC是分别沿图7A、图8A、图9A和图1OA的线I1-1P截取的剖视图；
[0029]图7D、图8D、图9D和图1OD是分别沿图7A、图8A、图9A和图1OA的线II1-1II'截取的剖视图；
[0030]图9E和图1OE是分别沿图9A和图1OA的线IV-1V'截取的剖视图；
[0031]图11是示例性示出根据示例性实施例的通过设计半导体装置的布局的方法制造的SSD的框图。
【具体实施方式】
[0032]将理解的是，作为示例来提供上面总体的描述和下面详细的描述，用于说明而不用于限制发明构思的范围。现在将详细地参照附图中示出的示例性实施例。在可能的情况下，附图和描述中使用相同的附图标号以指示相同或相似的部件。
[0033]将理解地是，当元件被称作“连接”或“结合”到另一元件或层时，该元件可以直接连接或直接结合到所述另一元件，或者可以存在中间元件。相反，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。如在这里使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。
[0034]尽管在这里可使用术语第一、第二等来描述各种元件、组件、区域、层和/或部分，但是应该理解地是，这些元件、组件、区域、层和/或部分不应受这些术语限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一区域、层或部分区分开。因此，在不脱离发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被命名为第二元件、组件、区域、层或部分。
[0035]为了易于描述，这里可使用诸如“在……之下”、“在……下方”、“下面的”、“在……
上方”和“上面的”等的空间相对术语来描述如图中所示的一个元件或特征与另一个(或多个)元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还意在包含装置在使用或操作中的不同方位。例如，如果附图中的装置被翻转，则描述为在其它元件或特征“下方”或“之下”的元件或特征将随后被定位为“在”其它元件或特征“上方”。
[0036]这里使用的术语仅是出于描述具体示例性实施例的目的而不意图对示例性实施例进行限制。如这里使用的，除非上下文另外明确指明，否则单数形式“一个(种、者)”和“所述(该)”也意图包括复数形式。如这里使用的，术语“和/或”和“……中的至少一者/种”包括一个或多个相关所列项的任意组合和所有组合。还将理解地是，当这里使用术语“包括”和/或“包含”及其变型时，说明存在所陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组。
[0037]下面，将参照附图描述示例性实施例，从而将示例性实施例详细地描述至本领域的技术人员可以容易地实现发明构思的范围和精神的程度。
[0038]图1是示出根据示例性实施例的用于设计半导体装置的计算系统的框图。参照图1，计算系统100可以包括至少一个处理器110、工作存储器120、输入/输出(I/O)装置130和存储装置(存储器)140。这里，计算系统100可以设置为根据示例性实施例的用于设计布图的专用装置。此外，计算系统100可以被构造以驱动各种设计和验证仿真程序。
[0039]处理器110可以执行将在计算系统100中执行的软件(例如，应用程序、操作系统
(OS)、装置驱动器等)。处理器110可以执行工作存储器120中加载的0S(未示出)。处理器110可以执行将基于操作系统驱动的各种应用程序。例如，处理器110可以执行在工作存储器120中加载的布图设计工具122。
[0040]OS或应用程序可以加载在工作存储器120中。当计算系统100启动时，OS图像(未示出)可以基于启动顺序加载到工作存储器120上。OS可以支持计算系统100的全部的输入/输出操作。同样地，由用户选择以提供基本服务的应用程序可以加载在工作存储器120中。此夕卜，根据示例性实施例的用于布图设计的布图设计工具122也可以从存储装置140加载到工作存储器120。
[0041]布图设计工具122可以包括用于改变与由设计规则限定的形状和位置不同的具体布图图案的形状和位置的偏置功能。此外，布图设计工具122可以在改变的偏置数据条件下执行设计规则检查(DRC)。工作存储器120可以包括易失性存储器，例如，静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)。然而，工作存储器120可以包括但不限于非易失性存储器，例如，相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、电阻式随机存取存储器(ReRAM)、铁电随机存取存储器(FRAM)、闪存。
[0042]用于执行关于设计的布图数据的光学邻近校正(OPC)的仿真工具124可以进一步加载在工作存储器120中。
[0043]输入/输出装置130可以包括能够从设计者接收信息或向设计者提供信息的各种装置，例如，键盘、鼠标和监视器。例如，可以通过输入/输出装置130显示仿真工具124的处理过程和处理结果等。
[0044]存储装置140可以是计算系统100的存储介质。存储装置140可以存储应用程序、OS图像和各种类型的数据。例如，存储装置140可以是固态硬盘(SSD)、嵌入式多媒体卡(eMMC)或者硬盘驱动器(HDD)。存储装置140可以包括NAND闪存。可选择地，存储装置140可以包括但不限于非易失性存储器，例如，PRAM、MRAM、ReRAM、FRAM或NOR闪存。
[0045]图2是示出根据示例性实施例的用于设计和制造半导体装置的方法的流程图。
[0046]在操作SllO中，可以利用图1中示出的计算系统100来执行关于半导体集成电路的高级设计。高级设计可以指用硬件描述语言(HDL)的高级语言来描述作为设计目标的集成电路。例如，可以使用诸如C语言的高级语言。利用高级设计设计的电路可以利用寄存器传输级(RTL)编码具体地表达并且可以利用RTL仿真进行验证。此外，由RTL编码产生的代码可以转变为网表，网表可以合成到最高级的半导体装置中。可以通过仿真工具124来验证合成的示意性电路，并且可以基于验证结果执行调整处理。
[0047]在操作S120中，可以执行用于在硅基底上实现半导体集成电路的布局设计，所述布图设计是逻辑上完成的。例如，可以基于在高级设计中合成的示意性电路或与之对应的网表来执行布图设计。布图设计可以包括基于指定的设计规则用于安置和连接从单元库提供的各种标准单元的布线过程。在根据示例性实施例的布图设计中，为了克服光刻工艺的分辨率的限制，对与相邻的逻辑单元之间的边界相邻的导电图案进行重新布置的步骤可以设置到布图设计。此外，可以在导电图案的重新布置之后，设置对用于形成逻辑单元之间的虚设单元的导电图案进行布置的步骤。后面将详细地对此进行描述。
[0048]用于将具体的门级的电路表达为布图的单元库可以被限定在布图设计工具中。布图可以是对构成形成在硅基底上的晶体管和导电线的图案的形状或尺寸进行限定的程序。例如，为了在硅基底上实际地形成反相器电路，可以对布置在硅基底上的诸如P沟道金属氧化物半导体(PMOS)、11沟道金属氧化物半导体(匪OS)、N-WELL、栅电极和导电线的布图图案进行合理地布置。为了这个目的，首先，可以检索并选择已经限定在单元库中的反相器中的合适的反相器。此外，可以执行选择和布置的标准单元的布线。可以由布图设计工具自动地或手动地执行上述过程。
[0049]在布线之后，可以验证布图以确定是否有违反设计规则的部分。作为验证操作的示例，可以是:设计规则检查(DRC)，用于验证布图是否合适地设定以符合设计规则；电学规则检查(ERC)，用于验证布图是否适当地彼此连接而没有电断开;布图与示意图对比(LVS，layout vs schematic)，用于辨别布图是否与门级网表对应。
[0050]在操作S130中，可以执行光学邻近校正(OPC)。可以利用光刻工艺在硅基底上实现通过布图设计得到的布图图案。在此，OPC可以是用于校正光刻工艺中产生的失真现象的技术。即，可以通过OPC来校正失真现象或者工艺影响，其中，失真现象是例如其中执行布图的在利用图案进行曝光期间，由于光的特性产生的折射。当执行OPC时，可以精细地调整设计的布图图案的形状和位置。
[0051]在操作S140中，可以基于通过OPC改变的布图来制造光掩模。通常，可以利用描绘层图案的方法使用涂覆在玻璃基底上的铬薄膜来制造光掩模。
[0052]在操作S150中，可以利用制造的光掩模来制造半导体装置。在利用光掩模的半导体装置的制造工艺中，可以重复各种类型的曝光和蚀刻工艺。通过这样的工艺，在布图设计中形成的图案可以顺序地形成在硅基底上。
[0053 ]图3是示出图2中示出的操作S120的流程图。图4至图6是示出根据示例性实施例的描述布图设计方法的布图图案的图。图4至图6示出用于对将通过相同蚀刻工艺形成的导电线的设置进行确定的交换工艺(swapping process)。
[0054]下面，在此定义的术语中，“导电图案”可以指由布图设计工具产生的“虚设导电线”，“导电线”可以指利用导电图案通过光刻工艺形成的“实际的导电线”。
[0055]参照图3和图4，在操作S122中，可以随机地布置用于形成第一逻辑单元LC1、第二逻辑单元LC2和第三逻辑单元LC3的导电图案。通过布图设计工具产生的导电图案可以是初始布图。例如，形成初始布图的步骤可以包括布置下/上导电图案和过孔图案。详细地，导电图案可以包括前导电图案和后导电图案。
[0056]前导电图案可以包括导电图案肌1、112、113和肌4，后导电图案可以包括导电图案M21、M22、M23和M24。此夕卜，在布置前导电图案Mil、M12、M13和M14和后导电图案M21、M22、M23和M24之前，可以布置电源线PLl和PL2。例如，电源电压可以提供到第一电源线PLl，接地电压可以提供到第二电源线PL2。
[0057]前导电图案M11、M12、M13和M14和后导电图案M21、M22、M23和M24可以包括沿第一方向01和/或第二方向02延伸的线。形成前导电图案[1、112、113和肌4的光刻工艺可以不同于形成后导电图案M21、M22、M23和M24的光刻工艺。例如，可以通过第一光刻工艺形成前导电图案Mil、M12、M13和M14。在执行第一光刻工艺之后，可以通过第二光刻工艺形成后导电图案M21、M22、M23和M24。在图4中，利用相同的剖面线示出通过相同的光刻工艺形成的导电图案。例如，利用向左倾斜的剖面线示出将通过第一光刻工艺形成的前导电图案，利用向右倾斜的剖面线示出将通过第二光刻工艺形成的后导电图案。
[0058]然而，通过布图设计工具产生的初始布图的导电图案可能任意地布置而不考虑用于形成实际导电线的光刻工艺的分辨率。例如，在初始布图中，导电图案Ml I和导电图案Ml2可以通过第一光刻工艺形成，但是因为第一导电图案Mll与第二导电图案M12之间的距离非常短，所以由于制造工艺的特性造成不可能通过第一光刻工艺一次性地形成半导体集成电路。为了解决这个问题，可以通过布图设计工具执行交换操作。
[0059]参照图3、图4和图5，在操作S124中，可以执行对前导电图案和后导电图案进行重新布置的操作。可以执行该步骤以解决关于上述光刻工艺的分辨率的问题。
[0060]例如，可以重新布置前导电图案和后导电图案使得与彼此相邻的两个逻辑单元之间的边界相邻的导电图案通过相互不同的光刻工艺来形成。当以构成第二逻辑单元LC2的导电图案M22、M12和M23为例时，导电图案M12可以布置为通过第一光刻工艺形成，导电图案M22和M23可以布置为通过第二光刻工艺形成。同样地，参照构成第三逻辑单元LC3的导电图案M13、M14和M24，导电图案M13和M14可以重新布置为通过第一光刻工艺形成，导电图案M24可以重新布置为通过第二光刻工艺形成。
[0061]结果，可以通过相互不同的光刻工艺形成与彼此相邻的两个逻辑单元之间的边界相邻的导电图案，从而解决由光刻工艺的分辨率产生的问题。例如，用于形成导电图案Mll的光刻工艺可以不同于用于形成导电图案M22的光刻工艺。
[0062]参照图3、图4和图6，在操作S126中，可以布置构成虚设单元DC的导电图案M15、M16和M25。例如，虚设单元DC可以包括填充件、填充电容器和备用单元中的至少一种。填充件可以填充设计布图的工艺中产生的空的空间。填充电容器可以为了稳定的电源而设置在电源线PLl与PL2之间。备用单元可以是在布图设计完成之后用于制备额外设计的单元。
[0063]根据示例性实施例，可以不执行由于逻辑单元之间的虚设单元的插入造成的额外的交换操作。即，可以通过相同的光刻工艺形成与逻辑单元与虚设单元之间的边界相邻的两个导电图案。例如，在图6中，可以通过相同的光刻工艺形成导电图案M16和导电图案M13。因为基于虚设单元DC的插入省略了关于导电图案的额外交换操作，所以可以减少布图设计时间。在通常的布图设计工艺中，由于虚设单元DC的插入可以重新布置第三逻辑单元LC3的导电图案。即，可以执行额外的交换操作使得用于形成导电图案M16的光刻工艺可以不同于用于形成导电图案M13的光刻工艺。
[0064]然而，根据示例性实施例，插入的虚设单元的导电图案可以与相邻于虚设单元的逻辑单元的导电图案分隔开参考距离或更大，而不执行由于虚设单元的插入造成的额外的交换操作。在示例性实施例中，假设具有图6中示出的导电图案M15、M16和M25的虚设单元DC设置在第二逻辑单元LC2与第三逻辑单元LC3之间。
[0065]首先，来自彼此相邻的且其间设置有虚设单元的第二逻辑单元LC2和第三逻辑单元LC3的导电图案之中，与虚设单元DC相邻的导电图案M23和M13可以基于插入虚设单元DC之前执行的交换操作而重新布置为通过不同的光刻工艺形成。此外，来自虚设单元DC的导电图案之中的与第三逻辑单元LC3相邻的虚设图案M16可以与导电图案M13分隔开第二参考距离s2或更大。例如，可以考虑到光刻工艺的分辨率来确定参考距离s2。此外，参考距离s2可以比与彼此相邻的两个逻辑单元(例如，LCl和LC2)之间的边界相邻的导电图案(例如，Mll和M22)之间的距离Si大。例如，可以考虑到光刻工艺的分辨率来确定距离Si。
[0066]然而，可以不要求虚设图案M15与导电图案M23分隔开参考距离s2或更大，因为形成导电图案M15的光刻工艺可以与形成导电图案M23的光刻工艺不同。当设计布图使得虚设图案M15通过与导电图案M23的光刻工艺相同的光刻工艺形成时，虚设图案M15和导电图案M23可以被布置为分隔开参考距离s2或更大。
[0067]如上所述，示例性实施例被示例化为在布图设计中随机地布置前导电图案和后导电图案之后，执行关于逻辑单元的导电图案的交换操作。然而，根据示例性实施例，当布置逻辑单元时，与逻辑单元之间的边界相邻的导电图案可以布置为通过彼此不同的光刻工艺来形成，并且可以不执行交换操作。
[0068]如上所述，示例性实施例可以基于虚设单元的插入而省略额外的交换操作，但是可以考虑到光刻工艺的分辨率来布置虚设单元的虚设图案，从而能够减少布图设计时间。
[0069]以下，描述了根据示例性实施例的半导体装置的制造方法。图7A、图8A、图9A和图1OA是示出根据示例性实施例的半导体装置的制造工艺的平面图。图7B、图8B、图9B和图1OB是分别沿图7A、图8A、图9A和图1OA的线1-1'截取的剖视图。图7C、图8C、图9C和图1OC是分别沿图7A、图8A、图9A和图1OA的线I1-1P截取的剖视图。图7D、图8D、图9D和图1OD是分别沿图7A、图8A、图9A和图1OA的线II1-1II'截取的剖视图。图9E和图1OE是分别沿图9A和图1OA的线IV-1V'截取的剖视图。
[0070]参照图7A至图7D，可以设置基底100。例如，基底100可以是硅基底、锗基底或绝缘体上硅(SOI)基底。可以在基底100的上部中形成有源图案FN。可以形成填充有源图案FN之间的空间的第一装置隔离层ST1。可以在基底100中形成用于限定P沟道金属氧化物半导体场效应晶体管(PM0SFET)区PR与η沟道金属氧化物半导体场效应晶体管(NM0SFET)区NR的第二装置隔离层ST2。可以通过浅槽隔离(STI)工艺形成第一装置隔离层STl和第二装置隔离层ST2。例如，第一装置隔离层STl和第二装置隔离层ST2可以包括氧化硅层。
[0071]第一装置隔离层STl和第二装置隔离层ST2中的每个可以具有沿与第三方向D3相反的方向的深度。第三方向D3可以是与基底100的顶表面垂直的方向。例如，第一装置隔离层STl的深度可以比第二装置隔离层ST2的深度浅。在此，形成第一装置隔离层STl的工艺可以不同于形成第二装置隔离层ST2的工艺。在示例性实施例中，第一装置隔离层STl可以与第二装置隔离层ST2同时地形成，第一装置隔离层STl的深度可以基本等于第二装置隔离层ST2的深度。
[0072]与有源图案FN交叉且沿第一方向延伸的栅电极GP可以形成在有源图案FN上。栅电极GP可以形成为在第二方向上彼此分隔开。栅极绝缘图案GI可以形成在每个栅电极GP下方和每个栅电极GP的两个侧壁上。栅极间隔件GS可以形成在每个栅极绝缘图案GI的两个侧壁上。此外，可以形成覆盖每个栅电极GP的顶表面的覆盖图案CP。第一层间绝缘层110可以形成为覆盖栅电极GP。
[0073]栅电极GP可以包括掺杂的半导体、金属和导电金属氮化物中的至少一种。栅极绝缘图案GI可以包括氧化硅层和/或氮氧化硅层，并且可以包括介电常数比氧化硅层的介电常数大的高k介电层。覆盖图案CP和栅极间隔件GS中的每个可以包括氧化硅层、氮化硅层和氮氧化硅层中的至少一个。第一层间绝缘层110可以包括氧化硅层或氮氧化硅层。
[0074]源区/漏区SD可以形成在位于每个栅电极GP的相对的侧面(S卩，双侧面)处的有源图案FN上。源区/漏区SD可以是P型掺杂区或η型掺杂区。
[0075]源区/漏区SD可以包括通过选择性外延生长(SEC)工艺形成的外延图案。源区/漏区SD可以包括与基底100的半导体元素不同的半导体元素。例如，源区/漏区SD可以包括晶格常数比基底100的半导体元素的晶格常数大或小的半导体元素。源区/漏区SD可以包括与基底100中包括的半导体元素不同的半导体元素，从而将压应力或张应力施加到源区/漏区SD之间的沟道区AF ο例如，当基底100是硅基底时，源区/漏区SD可以包括嵌入的硅锗(SiGe)或锗。在这种情况下，源区/漏区SD可以将压应力提供给沟道区AF。在示例性实施例中，当基底100是硅基底时，NM0SFET区NR的源区/漏区SD可以包括碳化硅(SiC)。在这种情况下，可以将张应力施加到沟道区AF。结果，可以增大沟道区AF中产生的载流子的迀移率。
[0076]源极/漏极接触件CA可以形成在栅电极GP之间。源极/漏极接触件CA可以与源区/漏区SD直接接触，并且可以电连接到源区/漏区SD。源极/漏极接触件CA可以设置在第一层间绝缘层110中。至少一个源极/漏极接触件CA可以连接到沿第一方向Dl平行布置的源区/漏区SD。
[0077]栅极接触件CB可以形成在第一层间绝缘层110的上部中。每个栅极接触件CB可以穿过覆盖图案CP，并且可以直接连接到栅电极GP。栅极接触件CB的底表面可以比源极/漏极接触件CA的底表面高。此外，栅极接触件CB的底表面可以比源区/漏区SD的顶表面高。
[0078]参照图8Α至图8D，可以在第一层间绝缘层110上形成第二层间绝缘层120。此外，第一过孔Vl和第二过孔V2可以形成在第二层间绝缘层120中。第一过孔Vl和第二过孔V2可以电连接到栅极接触件CB。第三层间绝缘层130可以形成在第二层间绝缘层120上。
[0079]可以利用第一光掩模通过第一光刻工艺来形成穿过第三层间绝缘层130的导电线孔ΜΗ13和ΜΗ16。可以利用参照图4至图6描述的包括导电图案Μ13和虚设图案Μ16的第一图案化组来制造第一光掩模。在此，导电线孔ΜΗ13与ΜΗ16之间的距离可以等于或大于考虑到光刻工艺的分辨率而设定的参考距离s 2。
[0080]详细地，形成导电线孔ΜΗ13和ΜΗ16的步骤可以包括:利用第一图案化组制造第一光掩模;在第三层间绝缘层130上形成第一光刻图案;利用第一光刻图案作为蚀刻掩模对第三层间绝缘层130进行蚀刻以形成导电线孔MHl 3和MHl 6。
[0081 ] 参照图9Α至图9Ε，可以形成填充导电线孔MH13和MH16的掩模层ML。可以利用第二光掩模通过执行第二光刻工艺形成穿过掩模层ML和第三层间绝缘层130的导电线孔ΜΗ25。可以利用包括参照图4至图6描述的导电图案Μ25的第二图案化组来制造第二光掩模。详细地，导电线孔MH25的形成步骤可以包括:利用第二图案化组制造第二光掩模;利用第二光掩模在掩模层ML上形成第二光刻图案;利用第二光刻图案作为蚀刻掩模对掩模层ML和第三层间绝缘层130进行蚀刻以形成导电线孔MH25。
[0082]参照图1OA至图1OE，可以去除掩模层ML。此外，导电材料可以填充导电线孔MH25、MH16和MH13以形成分别与图6中示出的虚设图案M25、M16和导电图案M13对应的导电线MI25、MI16和MI13。如图1OB中所示，导电线MI16和MI13可以分别通过第二过孔V2和第一过孔Vl并且通过栅极接触件CB来与栅电极GP电连接。如图1OE中所示，导电线MI25可以通过过孔V3和源极/漏极接触件CA来与源区或漏区电连接。然而，发明构思不限于此。导电线MI16和MI13可以电连接到源区或漏区，导电线MI25可以电连接到栅电极。
[0083]基于根据示例性实施例的半导体装置的制造方法，与彼此相邻的逻辑单元之间的边界相邻的导电图案可以通过彼此不同的光刻工艺形成。另一方面，与彼此相邻的虚设单元和逻辑单元之间的边界相邻的导电图案可以通过相同的光刻工艺形成，并且可以彼此分隔开考虑到光刻工艺的分辨率而设定的参考距离或更大。基于这样的制造方法，可以省略在布图设计步骤中虚设单元的插入之后执行的额外的交换步骤(即，导电图案的重新布置)，从而减少布图设计时间。
[0084]图11是示例性地示出根据示例性实施例的通过用于设计半导体装置的布图的方法制造的SSD的框图。参照图11，SSD 1000可以包括控制器1100和多个非易失性存储器(NVMH200。控制器1100和非易失性存储器1200可以包括根据上述布图设计方法制造的半导体装置。
[0085]控制器1100可以通过多个通道CHl至Chi (即，i是大于等于2的整数)连接到非易失性存储器1200。通过相同通道连接到控制器1100的非易失性存储器1200可以以多栈芯片(mult1-stackchip)的形式设置。非易失性存储器1200可以实现为选择性地接收外部高电压Vppx。此外，控制器1100可以包括至少一个处理器1110、纠错电路(EEC) 1120、主机接口(主机I/F)1130、缓冲器1140和非易失性存储器接口(NVMI/F)1150。
[0086]主机接口1130可以提供接口功能从而与外部装置进行连接。例如，主机接口 1130可以是NAND闪存接口。此外，主机接口 1130可以通过各种接口来实现并且可以利用多个接口来实现。纠错电路1120可以计算将要在写入操作中被编程的数据的纠错代码的值，可以基于纠错代码的值纠正读取操作中读取的数据，可以纠正从非易失性存储器1200恢复的数据的错误。虽然未示出，但是存储用于操作控制器1100的代码数据的代码存储器还可以包括在纠错电路1120中。代码存储器可以用非易失性存储器实现。缓冲器1140可以暂时存储用于操作控制器1100的数据。缓冲器1140可以暂时存储将要被编程到非易失性存储器1200的数据，或者可以暂时地存储从非易失性存储器1200读取的数据。非易失性存储器接口1150可以在控制器1100和非易失性存储器1200之间提供接口功能。
[0087]示例性实施例可以减少布图设计时间，所述布图设计时间在半导体装置的布图设计期间根据虚设单元的插入而增加。
[0088]本领域的普通技术人员将认识的是，在不脱离发明构思的范围和精神的情况下，可以做出在此描述的示例性实施例的各种改变和修改。对发明构思进行的修改可以被包括在权利要求和等价物的范围内。
【主权项】
1.一种制造半导体装置的方法，所述方法包括: 设置用于形成第一逻辑单元、第二逻辑单元、虚设单元和第三逻辑单元的前导电线和后导电线，第一逻辑单元和第二逻辑单元彼此相邻，虚设单元和第三逻辑单元彼此相邻，其中，来自第一逻辑单元的导电线之中的与第二逻辑单元相邻的第一导电线与来自第二逻辑单元的导电线之中的与第一逻辑单元相邻的第二导电线分隔开第一参考距离， 其中，来自虚设单元的导电线之中的与第三逻辑单元相邻的虚设线与来自第三逻辑单元的导电线之中的与虚设单元相邻的第三导电线分隔开第二参考距离，并且其中，第二参考距离大于第一参考距离。2.根据权利要求1所述的方法，其中，基于用于形成前导电线和后导电线的光刻工艺的分辨率来设定第一参考距离和第二参考距离。3.根据权利要求1所述的方法，其中，利用不同的光掩模通过图案化工艺形成第一导电线和第二导电线， 其中，利用相同的光掩模通过图案化工艺形成虚设线和第三导电线。4.根据权利要求3所述的方法，其中，利用不同的光掩模通过图案化工艺形成第三导电线和来自第二逻辑单元的导电线之中的与虚设单元相邻的第四导电线。5.根据权利要求1所述的方法，其中，第一导电线、第二导电线、第三导电线和虚设线的至少一部分沿第一方向布置，第一方向与第一逻辑单元、第二逻辑单元、第三逻辑单元和虚设单元沿其布置的方向垂直。6.根据权利要求5所述的方法，所述方法还包括: 在设置前导电线和后导电线之前，设置沿与第一方向垂直的第二方向布置的第一电源线和第二电源线。7.根据权利要求6所述的方法，其中，接地电压提供到来自第一电源线和第二电源线之中的一条。8.根据权利要求1所述的方法，其中，虚设单元是来自填充件、填充电容器和备用单元之中的一种。9.根据权利要求1所述的方法，所述方法还包括: 在形成前导电线和后导电线之前， 在基底上形成有源图案； 形成与有源图案交叉的栅极图案；以及 在位于栅极图案的相对的侧面处的有源图案上形成源区和漏区， 其中，前导电线中的至少一条电连接到栅极图案，后导电线中的至少一条电连接到栅极图案， 其中，前导电线中的至少另一条线电连接到源区和漏区，后导电线中的至少另一条线电连接到源区和漏区。10.—种制造半导体装置的方法，所述方法包括: 构造布图图案；以及 在基底上形成与布图图案对应的导电线， 其中，构造布图图案的步骤包括: 为第一逻辑单元、第二逻辑单元和第三逻辑单元布置前导电图案和后导电图案； 重新布置前导电图案和后导电图案使得与来自于第一逻辑单元、第二逻辑单元和第三逻辑单元之中的两个相邻的逻辑单元之间的边界相邻的两个导电图案通过不同的光刻工艺形成；以及 为布置在第二逻辑单元与第三逻辑单元之间的虚设单元布置导电图案， 其中，来自第一逻辑单元的导电图案之中的与第二逻辑单元相邻的第一导电图案与来自第二逻辑单元的导电图案之中的与第一逻辑单元相邻的第二导电图案分隔开第一参考距离， 其中，来自虚设单元的导电图案之中的与第三逻辑单元相邻的虚设图案与来自第三逻辑单元的导电图案之中的与虚设单元相邻的第三导电图案分隔开第二参考距离，并且 其中，第二参考距离大于第一参考距离。11.根据权利要求10所述的方法，其中，基于用于形成前导电图案和后导电图案的光刻工艺的分辨率来设定第一参考距离和第二参考距离。12.根据权利要求10所述的方法，其中，利用不同的光掩模通过图案化工艺形成第一导电图案和第二导电图案， 其中，利用相同的光掩模通过图案化工艺形成虚设图案和第三导电图案。13.根据权利要求12所述的方法，其中，利用不同的光掩模通过图案化工艺形成第三导电图案和来自第二逻辑单元的导电图案之中的与虚设单元相邻的第四导电图案。14.根据权利要求10所述的方法，其中，第一导电图案、第二导电图案、第三导电图案和虚设图案中的至少两个沿第一方向布置，第一方向与第一逻辑单元、第二逻辑单元、第三逻辑单元和虚设单元沿其布置的方向垂直。15.根据权利要求10所述的方法，其中，虚设单元是来自填充件、填充电容器和备用单元之中的一种。16.—种制造半导体装置的方法，所述方法包括: 设置来自第一逻辑单元的导电线之中的与第二逻辑单元相邻的第一导电线，第一导电线与来自第二逻辑单元的导电线之中的与第一逻辑单元相邻的第二导电线分隔开第一参考距离；以及 设置来自虚设单元的导电线之中的与第三逻辑单元相邻的虚设线，虚设线与来自第三逻辑单元的导电线之中的与虚设单元相邻的第三导电线分隔开第二参考距离， 其中，第二参考距离大于第一参考距离。17.根据权利要求16所述的方法，其中，基于用于形成前导电线和后导电线的光刻工艺的分辨率来设定第一参考距离和第二参考距离。18.根据权利要求16所述的方法，其中，利用不同的光掩模通过图案化工艺形成第一导电线和第二导电线， 其中，利用相同的光掩模通过图案化工艺形成虚设线和第三导电线。19.根据权利要求16所述的方法，其中，虚设单元是来自填充件、填充电容器和备用单元之中的一种。
【文档编号】G06F17/50GK106055725SQ201610203484
【公开日】2016年10月26日
【申请日】2016年4月1日 公开号201610203484.9, CN 106055725 A, CN 106055725A, CN 201610203484, CN-A-106055725, CN106055725 A, CN106055725A, CN201610203484, CN201610203484.9
【发明人】金夏永, 金珍泰, 徐在禹, 许东渊
【申请人】三星电子株式会社