半导体装置及其形成方法
【专利摘要】本发明公开一种半导体装置及其形成方法。其半导体装置包含基板，基板上包含第一源极/漏极构件及第二源极/漏极构件，半导体装置进一步包含第一纳米线于第一源极/漏极构件上及第二纳米线于第二第一源极/漏极构件上，其第一纳米线从第一源极/漏极构件的上表面垂直延伸而其第二纳米线从第二源极/漏极构件的上表面垂直延伸，半导体装置进一步包含第三纳米线从第一纳米线上端延伸至第二纳米线上端，其中第一纳米线、第二纳米线及第三纳米线间形成一通道，通道具有垂直和水平部分。纳米线可用以在环绕式栅极配置中形成场效应晶体管，其中栅极堆叠环绕通道以改善栅极控制。
【专利说明】
半导体装置及其形成方法
技术领域
[0001]本发明涉及一种半导体装置及其形成的方法，尤其涉及一种场效应晶体管及其形成方法。
【背景技术】
[0002]现代集成电路中，晶体管是很关键的元件，为了满足越来越快速的切换速度的需求，晶体管的驱动电流必须越来越高，同时晶体管中的栅极长度也逐渐缩小。而缩小栅极长度会导致不乐见的短沟道效应(short-channel effects)而损及栅极所控制的电流。在短沟道效应中不论是漏极引致能障下降或次临界斜率降低皆会导致晶体管的效能降低。
[0003]使用多栅极晶体管结构可帮助改善通道上栅极的静电控制进而缓解短沟道效应，因而发展出鳍式场效应晶体管(FinFET)。为了更进一步增加通道的控制及降低短沟道效应，于是发展出有环绕式栅极结构(GAA)的晶体管，其中相应的晶体管也均采环绕式栅极晶体管。在环绕式栅极晶体管中，栅极介电层和栅极电极完整环绕通道区域，此种结构配置不仅具备好的通道控制且降低短沟道效应。
【发明内容】
[0004]在本发明一实施例中提供一种半导体装置，其包含:一基板，该基板有一第一源极/漏极构件及一第二源极/漏极构件生成于其上，及一第一纳米线于第一源极/漏极构件上，第一纳米线自第一源极/漏极构件的上表面垂直延伸。该半导体装置进一步包括一第二纳米线于第二源极/漏极构件上、第二纳米线自第二源极/漏极构件的上表面垂直延伸、及一第三纳米线自第一纳米线的顶端延伸至第二纳米线的顶端，其中第一纳米线、第二纳米线及第三纳米线形成一通道。
[0005]在本发明的又一实施例中提供一种半导体装置，其包含:一半导体鳍自一基板及一半导体鳍的第一端的第一纳米线延伸，第一纳米线自半导体鳍的上表面垂直延伸。半导体装置进一步包含一第二纳米线于第二端的半导体鳍，第二纳米线自半导体鳍的上表面垂直延伸，其中第一纳米线、第二纳米线及半导体鳍形成一晶体管的通道。
[0006]在本发明的再一实施例中提供一种形成半导体装置的方法，该方法包含形成一第一源极/漏极构件及一第二源极/漏极构件于基板上、形成一第一介电层于第一源极/漏极构件及第二源极/漏极构件上、图案化第一介电层以行称第一开口及第二开口于其中、第一源极/漏极构件露出于第一开口且第二源极/漏极构件露出于第二开口。该方法进一步包含使第一纳米线于第一开口及第二纳米线于第二开口外延成长、第一纳米线自第一源极/漏极构件的上表面垂直延伸及第二纳米线自第二源极/漏极构件的上表面垂直延伸、生成一第二介电层于第一介电层并围绕第一纳米线及第二纳米线。该方法进一步包含图案化第二介电层以形成一第三开口于其中、至少一部分的第一纳米线及至少一部分的第二纳米线于第三开口露出、及形成第三纳米线于第三开口，第三纳米线自第一纳米线的上表面延伸至第二纳米线的上表面。
[0007]以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。
【附图说明】
[0008]图1A-图13B为根据本发明多个半导体装置工艺的俯视及剖视图的实施例；
[0009]图14为根据本发明生成半导体装置的方法的流程图；
[0010]图15A-图24B为根据本发明多个半导体装置工艺的俯视及剖视图的实施例；
[0011]图25为根据本发明生成半导体装置的方法的流程图；
[0012]图26A-图33B为根据本发明多个半导体装置工艺的俯视及剖视图的实施例；
[0013]图34为根据本发明生成半导体装置的方法的流程图；
[0014]图35A-图42B为根据本发明多个半导体装置工艺的俯视及剖视图的实施例；
[0015]图43为根据本发明生成半导体装置的方法的流程图。
[0016]其中，附图标记
[0017]100 半导体装置
[0018]101 基板
[0019]103 第一构件
[0020]105 第二构件
[0021]201 STI 结构
[0022]301 介电层
[0023]303 第一开口
[0024]305 第二开口
[0025]401 第一纳米线
[0026]403 第二纳米线
[0027]501 栅极介电层
[0028]503 功函数层
[0029]701 介电层
[0030]801 开口
[0031]901 第三纳米线
[0032]1001 介电层
[0033]1003 开口
[0034]1101 栅极介电层
[0035]1103 功函数层
[0036]1105 栅极
[0037]1201 ILD层
[0038]1203 第一开口
[0039]1205 第二开口
[0040]1207 第三开口[0041 ]1301 第一接触插塞
[0042]1303 第二接触插塞
[0043]1305 第三接触插塞
[0044]1400方法
[0045]1401 ?1409 步骤
[0046]1500半导体装置
[0047]1501基板
[0048]1503第一构件
[0049]1505第二构件
[0050]1701模板层
[0051]1703第一开口
[0052]1705第二开口
[0053]1801第一纳米线
[0054]1803第二纳米线
[0055]1901介电层
[0056]2001开口
[0057]2101第三纳米线
[0058]2201介电层
[0059]2203开口
[0060]2301栅极介电层[0061 ]2203开口
[0062]2301栅极介电层
[0063]2303功函数层
[0064]2305栅极
[0065]2401ILD 层
[0066]2403第一接触插塞
[0067]2405第二接触插塞
[0068]2407第三接触插塞
[0069]2500方法
[0070]2501 ?2507 步骤
[0071]2600半导体装置
[0072]2601基板
[0073]2603构件
[0074]2603半导体鳍
[0075]2603a ?2603c 半导体层
[0076]2701半导体层
[0077]2701a ?2701c 半导体壳
[0078]2701d第一源极/漏极构件
[0079]2701e第二源极/漏极构件[0080 ]3001介电层
[0081 ]3101开口
[0082]3201栅极介电层
[0083]3203功函数层
[0084]3205栅极
[0085]3301ILD层
[0086]3305第二接触插塞
[0087]3307第三接触插塞
[0088]3400方法
[0089]3401 ?3407 步骤
[0090]3500半导体装置
[0091]3501基板
[0092]3503半导体鳍
[0093]3601STI结构
[0094]3603模板层
[0095]3605第一开口
[0096]3607第二开口
[0097]3701第一纳米线
[0098]3703第二纳米线
[0099]3801介电层
[0100]3901开口
[0101]4001栅极介电层
[0102]4003功函数层
[0103]4101介电层
[0104]4201ILD层
[0105]4203第一接触插塞
[0106]4205第二接触插塞
[0107]4207第三接触插塞
[0108]4300方法
[0109]4301 ?4305 步骤
【具体实施方式】
[0110]下文揭露实施不同构件的标的的各种不同的具体实施例。各个不同实施例的元件及其配置描述如下以简化此揭露，但本发明不以此实施例的揭露为限。例如，第一构件于/与第二构件的形成可包含第一构件和第二构件直接接触的形成亦可为包含其他额外的构件形成于第一构件和第二构件中，而第一构件和第二构件并未直接接触。此外，下列揭露可能有重复参考图号码及/或字母于多个实施例中，此重复仅为了简化叙述的目的而非各个实施例或结构中彼此间互相有关联。
[0111]此外，使用诸如其下、之下、下方、其上、上方等相对空间的用语仅为了方便叙述图中各元件及构件间的关系。相对空间的用语用来叙述图中元件或操作上的各个不同方位。此装置亦可被转向(90°旋转或其他方位)而此间的相对空间用语叙述亦同样随之转向。
[0112]以下提供数种关于场效应晶体管(FET)及其形成的方法的实施例，其中绘示形成场效应晶体管的中间阶段及各种不同实施例。在各种角度及各个实施例中，一样的实施例号码标示一样的元件。
[0113]下述的实施例提供一种场效应晶体管其具有由垂直和水平的纳米线形成的一或多个通道，因此通道具有垂直和水平部分。纳米线可用以在环绕式栅极配置中形成场效应晶体管，其中栅极堆叠环绕通道以改善栅极控制。此处的场效应晶体管亦可参照环绕式栅极场效应晶体管(GAA FETs)。此外垂直和水平的纳米线用以使形成的场效应晶体管在图案化工艺中具有不同的栅极长度。
[0114]图1A-图13B绘示根据一些实施例中形成半导体元件110的各种中间阶段。图1A-图13B显示顶视及剖视视图，图中标示“A”代表顶视视角而图中标示“B”表示“A”图中延B-B，线剖面的剖视图。
[0115]首先参照图1A及图1B，部分的基板101上有一第一构件103和一第二构件105。基板101可为硅基板，其亦可为其他如第三族、第四族及/或第五族元素组成的基板，例如锗、镓、砷及其组成。基板101亦可为绝缘层上覆硅(SOI)。通常，一绝缘层上覆硅基板包含一层半导体材料(亦即硅、锗及/或此类)覆于绝缘层上。绝缘层可为例如氧化埋层或氧化硅层。亦可使用包含多层基板(mult1-layered substrates)、梯度基板(gradient substrates)、混合配向基板(hybrid orientat1n substrates)、及/或任何此类组合。如下所述的细节，在一些实施例中，部分基板掺入P型杂质(如硼或铟)或η型杂质(如磷、砷或锑)。掺杂的区域会降低阻抗而因此做为如接下来所形成的元件的源极/漏极区域元件，元件例如场效应晶体管。
[0116]在一些实施例中，图案化基板101用来形成第一构件103和第二构件105。基板101可利用适当的微影和蚀刻技术来图案化。在一些实施例中，光阻材料(未图示)形成于基板上，接着进行遮罩、曝光、显影工艺。在光阻材料图案化后，实施蚀刻工艺移除底下不想要的基板101部分。额外的遮罩(未图示)，如硬遮罩可使用于蚀刻工艺。随后，利用如光阻去除工艺结合湿式清洗工艺移除光阻材料。在其中一个实施例中基板101包含硅，利用如干式等离子蚀刻氯气(Cl2)、溴化氢(HBr)、四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等类似物的蚀刻气体对基板101进行非等向蚀刻。如下所述的细节，第一构件103和第二构件105分别掺入适当的掺杂物后而可作为半导体装置100中第一源极/漏极构件103和第二源极/漏极构件105。
[0117]进一步参照图1A和图1Β，图示的实施例中，第一构件103和第二构件105由图案化基板101所形成，并从而包含与基板101同样材料。在其他实施例中，第一构件103和第二构件105可经由如外延增长工艺(epitaxial growth process)形成于基板上。在此实施例中，第一构件103和第二构件105可包含一与基板101不同的材料。
[0118]参照图2A和2图B，一浅沟槽隔离(STI)结构形成于基板101上并环绕着第一构件103和第二构件105。在一些实施例中，浅沟槽隔离(STI)结构201可包含介电材料如氧化硅、氮化娃、氮氧化娃、氟掺杂娃玻璃(fluoride-doped silicate glass，FSG)、低介电材料如碳掺杂氧化物、超低介电材料如多孔碳掺杂氧化硅、聚合物如聚酰亚胺、及类似物的结合等。一些实施例中，浅沟槽隔离(STI)结构201可由如化学气相沉积(CVD)、一旋涂工艺、一热氧化工艺，或其他可接受的工艺所形成。在一些工艺中，一浅沟槽隔离结构201的介电材料形成于基板101上。随后，移除部分延伸至第一构件103及第二构件105上表面的介电材料并露出第一构件103及第二构件105的上表面，使第一构件103及第二构件105的上表面实质上与浅沟槽隔离(STI)结构201的上表面形成一共平面。在一些实施例中，多余部分的介电材料可利用如蚀刻工艺、研磨工艺、化学机械研磨工艺等类似方式移除。
[0119]在一些实施例中，半导体装置101中第一构件103及第二构件105分别进行掺杂以形成第一源极/漏极构件103及第二源极/漏极构件105。在一些实施例中半导体装置100为一η型FET(NFET)且基板101包含硅，其第一构件103和第二构件105可利用如磷或砷而成为η型掺杂。在一些实施例中半导体装置110为一 P型FET(NFET)且基板101包含硅，其第一构件103和第二构件105可利用如硼而成为P型掺杂。在一些实施例中，第一构件103及第二构件105可利用离子布植等类似方式掺杂。在一些实施例中第一构件103及第二构件105由外延成长的材料所形成，第一构件103及第二构件105在外延成长工艺可为原位掺杂(in-situdoped)ο
[0120]参照图3A及图3B，一介电层301形成于浅沟槽隔离(STI)结构201、第一源极/漏极构件103及第二源极/漏极构件105上。在一些实施例中，介电层301可包含氮化硅、氧化硅、氧化铝、碳化硅、氮氧化硅或类似物等，且其可利用如化学气相沉积(CVD)、等离子加强化学气相沉积(PECVD)、低压化学气相沉积(LPCVD)、热氧化诸等类似方法生成。
[0121]在一些实施例中，如图3A及图3B所示，利用如适当的微影技术及蚀刻工艺图案化介电层301以生成一第一开口 303及一第二开口 305于其中。第一开口 303露出第一源极/漏极构件103而第二开口 305使第二源极/漏极构件105露出。在绘示的实施例中，第一开口 303及第二开口 305的俯视形状为圆形。然而在其他实施例中，第一开口 303及第二开口 305的俯视形状可为多边形，例如:三角形、矩形、六边形诸如此类等。在一些实施例中，第一开口303及第二开口 305有一相同的介于2nm至约50nm的横向尺寸。如下述的细节，垂直纳米线(参见图4A和图4B)形成于第一开口 303及第二开口 305且介电层301充当纳米线形成的模板层，于是介电层301可被当作一模板层301。此外，开口的宽度尺寸可控制随后生成的纳米线的宽度。在一些实施例中纳米线的宽度可与其对应的开口的宽度尺寸相同。
[0122]进一步参照图3A及图3B，在绘示的实施例中，单一的开口对(如第一开口 303及第二开口305)形成于模板层301中，然而，熟悉此项技艺人士皆了解多于一个开口对可形成于模板层301中，端示之后形成于基板101上的半导体装置(如半导体装置100)的数量。如下所述的细节，开口对间的距离(如第一开口 303及第二开口 305)决定随后形成的半导体装置(如半导体装置100)的通道的长度。因而，形成多个开口对时有不同的开口间距，即形成半导体装置中不同的通道长度。在一些实施例中，多个开口对可利用单一图案化工艺生成。因而，单一图案化工艺有利于控制半导体装置中的通道长度。在一些实施例中，第一开口303及第二开口 305间的距离D2介于约5nm至约10nm间。
[0123]参照图4A及图4B，第一纳米线401及第二纳米线403分别生成于第一开口 303及第二开口 305。如下所述的细节，第一纳米线401及第二纳米线403形成垂直部分的半导体装置100的通道。在一些实施例中，第一纳米线401及第二纳米线403可包含II1-V族合成物的半导体材料且可利用如选择区域金属-有机化学气相沉积(MOCVD)外延成长。典型第三族材料可包含镓(Ga)、铟(In)、和铝(Al)，及适合的先驱物其可包含三甲烷基铟(TMIn)、三乙烷基镓(TeGa)、三甲烷基镓(TMGa)、三甲烷基铝(TMAl)、三三甲基丁基铝(tritertiarybutylaluminum,TTBA1)或其类似物。典型五族材料可包含砷(As)、铺(Sb)、磷(P)，和祕(Bi)，及适合的先驱物其可包含三丁基砷(tributyl arsenic,TBA)、砷化氢(AsH3)、磷化氢(PH3)、三丁基磷(tributyl phosphorus , TBP)、三甲基铺(trimethyl antimony , TMSb)、三乙基铺(triethyl antimony，TESb)、三苯基祕(triphenyl bismuth,TPB)或其类似物。
[0124]在一些实施例中，外延成长工艺中的工艺参数可被调节，如此一来可在维持由第一开口 303及第二开口 305的宽度尺寸D1所决定的宽度下控制第一纳米线401及第二纳米线403成长于垂直方向(一个实质上垂直于第一源极/漏极构件103及第二源极/漏极构件105上表面的方向)ο由此第一开口 303及第二开口 305的宽度尺寸控制第一纳米线401及第二纳米线403的宽度。在一些实施例中，第一纳米线401的长度及第二纳米线403的长度由外延成长工艺的持续时间控制。在一些实施例中，第一纳米线401及第二纳米线403形成于外延成长工艺，第一纳米线401及第二纳米线403的长度实质上会相同。在一些实施例中，第一纳米线401及第二纳米线403的长度LI介于约5nm至约5μηι。
[0125]参照图5Α至图6Β，第一部分的栅极堆叠包含形成一栅极介电层501及一功函数层503覆盖第一纳米线401及第二纳米线403。图5Α和图5Β，栅极介电层501形成于模板层301及第一纳米线401和第二纳米线403的侧璧及其上表面。在一些实施例中，栅极介电层501包含一或多层高介电材料。通常高介电材料其介电常数(k值)高于3.9。例如，栅极介电材料501可包含一或多层的金属氧化物或氟化氢，铝，锆的硅酸盐及其组成或其的多层。其他适合的金属可包含镧、镁、钡、钛、铅所形成的金属氧化物，金属合金氧化物或其组成。在一些实施例中，栅极介电层501可藉由原子层沉积法(ALD)、化学沉积法(CVD)、等离子体加强化学气相沉积法(PECVD)、分子束沉积法(MBD)或类似方法生成。
[0126]进一步参照图5A及图5B，在一些实施例中功函数层503形成于栅极介电层501上。功函数层503可被用于调节接下来形成的栅极层的功函数以生成适合特定型态的半导体装置100如η型场效晶体管(NFET)或P型场效晶体管(PFET)的功函数。在一些实施例中半导体装置100为η型场效晶体管，功函数层503可包含一或多层的如钛、银、铝、铝化钛(TiAl)、氮铝化钛(TiAlN)、碳铝化钛(TiAlC)、碳化钽(TaC)、氮碳化钽(TaCN)、氮硅化钽(TaSiN)、碳铝化钽(TaAlC)、锰、锌及其类似物。在其他的实施例中半导体装置100为P型场效晶体管，功函数层503可包含一或多层的如氮化钛(TiN)、氮化钨(WN)、氮化钽(TaN)、钌(Ru)、钴(Co)及其类似物。在一些实施例中可利用如原子层沉积法(ALD)、化学沉积法(CVD)、等离子体加强化学气相沉积法(PECVD)、分子束沉积法(MBD)或类似方法形成功函数层503。
[0127]参照图6A和图6B，部分栅极介电层501及其功函数层503被移除而使栅极介电层501和功函数层503保留在第一纳米线401及第二纳米线403的侧璧上。此外，顶端部分的第一纳米线401及第二纳米线403露出。在一些实施例中，可利用如适当的非等向蚀刻工艺移除部分的栅极介电层501及功函数层503。
[0128]参照图7A及图7B，形成一介电层701于基板101上且环绕着第一纳米线401及第二纳米线403。类似浅沟槽隔离结构的候选材料及类似的候选方式亦可用于形成介电层701，其描述便不再于此重复。随后，移除部分延伸至第一纳米线401及第二纳米线403的上表面的介电层701以露出第一纳米线401及第二纳米线403的上表面使第一纳米线及第二纳米线的上表面实质上与介电层701的上表面为一共平面。在一些实施例中，多余部分的介电层701可使用如蚀刻工艺、研磨工艺、化学机械研磨工艺或其类似方法移除。
[0129]参照图8A及图SB，形成一个开口 801于介电层701以露出顶端部分的第一纳米线401及第二纳米线403。在一些实施例中利用适当的微影及蚀刻工艺图样化介电层701以形成开口801。在一些实施例中，开口801形成一深度使栅极介电层501及功函数层503的上表面露出。在一些实施例中，开口 801的宽度W1介于约2nm至约50nm，开口 801的深度D3介于约2nm至约50nm。如下述的细节，一第三纳米线901(参见图9A及图9B)形成于开口801中。在一些实施例中，第三纳米线901可当作半导体装置100的水平部分的通道。
[0130]参照图9A及图9B，第三纳米线901形成于开口801中。在一些实施例中，第三纳米线901形成半导体装置100中水平部分的通道。在绘示的实施例中，通道包含第一纳米线401、第二纳米线403、及第三纳米线901。在一些实施例中，第三纳米线901可由候选材料(如II1-V族合成物的半导体)形成，如同第一纳米线401及第二纳米线403，此处则不再重复叙述。在一些实施例中，第三纳米线901可利用适当的沉积方式形成。随后，可移除部分延伸至介电层701的第三纳米线901使得上表面的第三纳米线901实质上与介电层701为一共平面。在一些实施例中，可利用如蚀刻工艺、研磨工艺、化学机械研磨工艺或类似方法移除多余部分的第三纳米线901。第三纳米线901的尺寸由开口 801的尺寸决定，而第三纳米线可参照微影形成的纳米线，第一纳米线401及第二纳米线403可参照外延形成的纳米线。在绘示的实施例中，第三纳米线901的宽度等于开口801的宽度1而第三纳米线的高度等于开口801的深度
D3o
[0131]参照图1OA及图10B，一介电层1001形成于介电层701及第三纳米层901上。在一些实施例中，介电层1001可藉由类似如浅沟槽隔离(STI)结构201的候选材料且利用类似的候选方法形成，而其描述便不在此处重复。在一些实施例中，介电层701及介电层1001可包含一样的材料。在一些实施例中，介电层701及介电层1001可包含不同的材料。随后，可利用如研磨工艺、化学机械研磨工艺或其类似方法将上表面的介电层1001平面化。
[0132]进一步参照图1OA及图10B，一开口 1003形成于一介电层1001的上表面。在一些实施例中，开口 1003从介电层1001延伸至介电层701的侧璧，使纳米线901的上下表面皆露出。如下述的细节，一第二部分的栅极堆叠形成于开口 1003。在一些实施例中，介电层1001及介电层701可利用适当的微影及蚀刻工艺图案化。在一些实施例中介电层701及介电层1001包含一相同的材料，介电层701及介电层1001可藉由单次蚀刻工艺选择性蚀刻。在一些实施例中介电层701及介电层1001包含不同的材料，介电层701及介电层1001藉由多次蚀刻工艺选择性蚀刻(例如;两次蚀刻工艺)。
[0133]参照图1lA及图11B，一第二部分的栅极堆叠包含一栅极介电层1101、一功函数层1103及栅极1105形成于开口 1003中。在绘示的实施例中，第二部分的栅极堆叠环绕第三纳米线901。在一些实施例中栅极介电层1101适当地形成于开口 1003的侧壁及其底部、和第三纳米线901露出的表面上。在一些实施例中，栅极介电层1101用与栅极介电层501相似的材料及方法制成，而其叙述则不在此重复。随后，功函数层1103适当地生成于栅极介电层1101。在一些实施例中，功函数层1103利用与功函数层503相似的材料及方法工艺，而其叙述则不在此重复。
[0134]进一步参照图1lA及图11B，栅极1105形成于功函数层1103露出的表面。在一些实施例中，栅极介电层1101及功函数层1103则并未完整填满开口 1003，而其剩余部份的开口1003可被栅极1105填充。在一些实施例中，栅极1105可包含一金属材料如金、银、铝、铜、钨、钼、镍、钛、或其合金，且可藉由物理气相沉积(PVD)、原子层沉积法(ALD)、电镀、或其类似方法生成。随后，移除延伸至介电层1001的部分的栅极介电层1101、功函数层1103及栅极1105使栅极介电层1101、功函数层1103及栅极1105的上表面实质上与介电层1001的上表面形成一共平面。在一些实施例中，可藉由如蚀刻工艺、研磨工艺、CMP工艺或其类似方法移除多余的材料。
[0135]参照图12A及图12B，一层间介电(ILD)层1201形成于介电层1001上。在一些实施例中，ILD层1201由一或多层的介电材料，如氧化硅、低介电材料或其他适当的材料，利用适当的工艺，如CVD、ALD、旋涂或其类似工艺形成。在一些实施例中，ILD层1201藉由如研磨工艺、CMP工艺或其类似方法使其平坦化。
[0136]进一步参照图12A及图12B，一第一开口 1203、一第二开口 1205、及一第三开口 1207生成于ILD层的上表面。在一些实施例中，第一开口 1203、第二开口 1205、及第三开口 1207利用适当的微影和蚀刻工艺生成。在绘示的实施例中，第一开口 1203延伸至ILD层1201、介电层1001和701及模板层301，且露出第一源极/漏极构件103。第二开口 1205延伸至ILD层1201、介电层1001和701及模板层301，且露出第二源极/漏极构件105。第三开口 1207延伸至ILD层1201且露出栅极1105。
[0137]参照图13A及图13B，一第一接触插塞1301、一第二接触插塞1303、及一第三接触插塞1305分别生成于第一开口 1203、第二开口 1205、及第三开口 1207。在一些实施例中，一或多个阻障/粘结层(未图示)适当地生成于第一开口 1203、第二开口 1205、及第三开口 1207。一或多个阻障/粘结层保护邻近层(如；ILD层1201，介电层701和1001，及模板层301)使其不会金属扩散。一或多个阻障/粘结层可包含钛、氮化钛、钽，氮化钽或其类似物且可利用PVD、CVD、ALD、其类似工艺或其的组合生成。在一些实施例中，一晶种层(未图示)适当地生成于一或多个阻障/粘结层。晶种层可包含铜、钛、镍、金、镁、其类似物或其的组成，且可藉由ALD、PVD、其类似方法或其的组合而生成。
[0138]进一步参照图13A和图13B，第一接触插塞1301、第二接触插塞1303、及第三接触插塞1305藉由使用适当的导体材料各别填充第一开口 1203、第二开口 1205、及第三开口 1207而生成。在一些实施例中，第一接触插塞1301、第二接触插塞1303及第三接触插塞1305可包含铜、铜合金、银、金、钨、铝、及其类似物，且可藉由电化学电镀工艺、无电镀工艺、ALD、PVS、其类似方法或其的组合而生成。
[0139]在一些实施例，移除过度填充第一开口 1203、第二开口 1205、及第三开口 1207的多余材料藉以使第一接触插塞1301、第二接触插塞1303、及第三接触插塞1305的最顶端表面实质上与ILD层1201的最顶端表面成共平面。在一些实施例中，多余的材料藉由如机械研磨工艺、CMP工艺、蚀刻工艺、其类似工艺或其的组合而生成。
[0140]进一步参照图13A及图13B，在绘示的实施例中，第一接触插塞1301、第二接触插塞1303、和第三接触插塞1301的俯视形状为圆形，然而，在一些实施例中，第一接触插塞1301、第二接触插塞1303、及第三接触插塞的俯视形状可为多边形如三角形、矩形、六角形或其类似形状。更进一步，第一接触插塞1301、第二接触插塞1303、及第三接触插塞1305的位置，如图13A及图13B所示，但不以此为限。在一些实施例中，第一接触插塞1301、第二接触插塞1303、及第三接触插塞1305可生成于其他位置，依据半导体装置100不同的设计需求。
[0141]在一些实施例中，进一步工艺可实施于半导体装置100。如:金属导线连接层(metallizat1n layer)(未图示)可生成于ILD层1201上。金属导线连接层可包含一或多个介电层及一或多个导体构件生成于一或多个介电层。在一些实施例中，金属导线连接层与第一接触插塞1301、第二接触插塞1303、及第三接触插塞1305有电接触，且电连通连接半导体装置100与其他生成于基板101上的装置。在一些实施例中，进一步工艺步骤可包含形成一或多个重分布层(RDLs)于金属导线连接层上，形成底层凸块金属化层(UBMs)于RLDs上，及形成连接器于UBMs上。随后，基板101可被切成不同单一件，而后可进一步进入各种封装工艺。
[0142]图14绘示根据一些实施例中生成半导体装置100方法1400的流程图。方法1400开始于步骤1401，其中第一源极/漏极构件(如第一源极/漏极构件103)及第二源极/漏极构件(如第二源极/漏极构件)生成于一基板(如基板101)如上述参考图1A-图2B。步骤1403中，一第一纳米线(如第一纳米线401)及一第二纳米线(如第二纳米线403)生成于第一源极/漏极构件及第二源极/漏极构件上，如上述参考图3A-图4B。在一些实施例中，第一纳米线极第二纳米线实质上与第一源极/漏极构件及第二源极/漏极构件的上表面垂直。步骤1405中，第一栅极堆叠(如栅极介电层501及功函数层503)生成且环绕第一纳米线极第二纳米线如上述参考图5A-图6B所示。步骤1407中，第三纳米线(如第三纳米线901)连接第一纳米线及第二纳米线，其生成的叙述可参考图7A-图9B。在一些实施例中，第三纳米线实质上平行于第一源极/漏极构件及第二源极/漏极构件的上表面。在一些实施例中，第一纳米线、第二纳米线及第三纳米线间生成一半导体装置100的通道。步骤1409中，一第一栅极堆叠(如栅极介电层1101、功函数介电层1103及栅极1105生成并环绕第三纳米线，如上述可参考图1OA-图1lB0
[0143]图15A-图24B绘示根据一些实施例中各种中间阶段的半导体装置工艺。图15A-图24B绘示俯视及剖视图，其中“A”图代表俯视图而“B”图代表A图中沿B-B’线的剖视图。如上所述参考图5A-图11B，第一部分的半导体装置110的栅极堆叠在生成第一纳米线401及第二纳米线403后，但生成第三纳米线901前生成，而第二部分的半导体装置100的栅极堆叠在生成第三纳米线901后生成。如下所述的细节，一半导体装置1500的栅极堆叠在所有纳米线生成后的一单一步骤中生成。
[0144]先参照图15A及图15B，一部分的基板1501有一第一构件1503及一第二构件1505生成于其上。基板1501可生成于类似基板101的材料(参见图1A及图1B)，其描述则不在此重复。在一些实施例中，图案化基板1501以生成第一构件1503及第二构件1505。在一些实施例中，第一构件1503及第二构件1505可利用类似第一构件103及第二构件105(参件图1A及图1B)的方法生成，而其描述则不在此重复。如下所述的细节，第一构件1503及第二构件1505藉由适当的掺杂而分别当作第一源极/漏极构件1503及第二源极/漏极构件1505。
[0145]参考图16A及图16B，一 STI结构1601生成于基板1501上且环绕第一构件1503及第二构件1505。在一些实施例中，STI结构1601可藉由类似STI结构201(参件图2A及图2B)的材料及方法生成而其描述则不在此处重复。随后，第一构件1503及第二构件1505分别掺杂以生成第一源极/漏极构件1503及第二源极/漏极构件1505。在一些实施例中，第一构件1503及第二构件1505可分别藉由类似第一构件103及第二构件150的方法被插杂，而其描述则不在此处重复。
[0146]参考图17A及图17B，一模板层1701生成于STI结构1601、第一源极/漏极构件1503、及第二源极/漏极构件1505上。在一些实施例中，模板层1701可藉由类似模板层301(参件图3A及图3B)的材料和方法生成而其描述则不在此处重复。随后，图案化模板层1701以生成一第一开口 1703及一第二开口 1705于其中。如图17A及图17B所示，第一开口 1703使第一源极/漏极构件1503露出而第二开口 1705使第二源极/漏极构件露出。在一些实施例中，第一开口1703及第二开口 1705可藉由类似第一开口 303及第二开口 305(参见图3A及图3B)的方法生成而其描述则不在此重复。
[0147]参照图18A及图18B，一第一纳米线1801及一第二纳米线1803分别生成于第一开口1703及第二开口 1705。如下所述的细节，第一纳米线1801及第二纳米线1803生成半导体装置500的通道的垂直部分。在一些实施例中，第一纳米线1801及第二纳米线1803可藉由类似第一纳米线401及第二纳米线403(参见图4A及图4B)的材料及方法生成，其描述则不在此处重复。
[0148]参照图19A及图19B，一介电层1901生成于模板层1701上并环绕第一纳米线1801及第二纳米线。在一些实施例中，介电层1901可藉由类似介电层701(参见图7A及图7B)的材料及方法生成，其描述则不在此处重复。
[0149]参照图20A及图20B，一开口 2001形成于介电层1901以露出第一纳米线1801及第二纳米线1803的顶端部分。在部分实施例中，开口2001可藉由类似开口801(参件图8A及图8B)的方法生成，其描述则不在此处重复。如下所述的细节，一第三纳米线2101(参见图21A及图21B)生成于开口2001。在一些实施例中，第三纳米线2101可当作半导体装置1500的通道的水平部分。
[0150]参照图21A及图21B，第三纳米线2101生成于开口2001。在一些实施例中，第三纳米线2101形成半导体装置1500的通道的水平部分。在绘示的实施例中，半导体装置1500的通道包含第一纳米线1801、第二纳米线1803、及第三纳米线2101。在一些实施例中，第三纳米线2101可藉由类似第三纳米线901(参见图9A及图9B)的材料及方法生成，其描述则不在此处重复。在一些实施例中，第一纳米线1801、第二纳米线1803及第三纳米线2101可包含相同的材料。在一些实施例中，第一纳米线1801、第二纳米线1803及第三纳米线2101可包含不同的材料。
[0151]参照图22A及图22B，一介电层2201生成于介电层1901上。在一些实施例中，介电层2201可藉由类似介电层1001(参见图1OA及图10B)的材料及方法生成，其描述则不在此处重复。在一些实施例中，介电层2201及介电层1901可包含同样材料。在其他实施例中，介电层2201及介电层1901可包含不同材料。
[0152]进一步参照图22A及图22B，一开口 2203生成于介电层2201的上表面。在一些实施例中，开口 2203延伸至介电层2201、介电层1901并使模板层1701露出。更进一步，开口 2203使第三纳米线2101的侧壁、上及下表面、第一纳米线1801及第二纳米线1803的侧壁及上表面露出。在一些实施例中，介电层2201及介电层1901可利用适当的微影及蚀刻工艺图案化。在一些实施例中，介电层1901及2201可比模板层1701有较高的蚀刻选择性且选择性蚀刻工艺可用来形成开口 2203。在一些实施例中介电层2201及介电层1901包含相同材料，介电层2201及介电层1901可藉由单一次的蚀刻工艺选择性蚀刻。在其他实施例中，介电层2201及介电层1901包含不同的材料，介电层2201及介电层1901可藉由多次蚀刻步骤(如:两次蚀刻步骤)选择性蚀刻。如下所述的细节，一环绕第一纳米线1801、第二纳米线1803及第三纳米线2101的栅极堆叠生成于开口 2203。
[0153]参照图23A及图23B，一环绕半导体装置1500的通道的栅极堆叠(包含第一纳米线1801第二纳米线1803及第三纳米线2101)生成于开口 2203。在一些实施例中，一栅极介电层2301适当地生成于开口 2203。在绘示的实施例中，栅极介电层2301覆盖开口 2203的侧壁及一底部及第一纳米线1801、第二纳米线1803和第三纳米线2101露出的表面。在一些实施例中，栅极介电层2301可藉由类似栅极介电层501(参见图5A及图5B)的材料及方法生成，其描述则不在此处重复。随后，一功函数层2303适当地生成于栅极介电层2301邻近的开口 2203。在一些实施例中，功函数层2203可藉由类似功函数层503(参见图5A及图5B)的材料及方法生成，其描述则不在此处重复。
[0154]进一步参照图23A及图23B，一栅极2305生成于功函数层2303露出的表面上。在一些实施例中，栅极介电层2301及功函数层2303未完全填满开口 2203，而其剩余部分的开口2203可被栅极2305填充。在一些实施例中，栅极2305可藉由类似栅极1105(参见图1lA及图11B)的材料及方法生成，其描述则不在此处重复。随后，移除延伸至介电层2201的部分的栅极介电层2301、功函数层2303及栅极2305使其栅极介电层2301、功函数层2303及闸及2305的上表面实质上与介电层2201的上表面为一共平面。在一些实施例中，多余的材料可藉由如蚀刻工艺、研磨工艺、CMP工艺或其类似方法移除。
[0155]参照图24A及图24B，IDL层2401生成于介电层2201上，在一些实施例中，ILD层2401可藉由类似ILD层1201(参见图12A及图12B)的材料及方法生成，其描述则不在此处重复。随后，一第一接触插塞2403、第二接触插塞2405及一第三接触插塞2407生成于ILD层2401中以提供第一源极/漏极构件1503、第二源极/漏极构件1505及栅极2305间各别的电连接。在一些实施例中，第一接触插塞2403、第二接触插塞2405，及第三接触插塞2407可分别藉由类似第一接触插塞1301、第二接触插塞1303、及第三接触插塞1305(参见图13A及图13B)的材料及方法生成，其描述则不在此处重复。在绘示的实施例中，第一接触插塞2403延伸至ILD层2401、介电层2201、介电层1901及模板层1701并与第一源极/漏极构件1503接触。第二接触插塞2405延伸至ILD层2401、介电层2201、介电层1901及模板层1701并与第二源极/漏极构件1505接触。第三接触插塞2407延伸至ILD层2401与栅极2305接触。
[0156]在一些实施例中，进一步工艺步骤可实施于半导体装置1500。例如，金属导线连接层(未图示)可生成于ILD层。金属导线连接层可包含一或多层介电层，且有一或多个导电构件生成于一或多个介电层。在一些实施例中，金属导线连接层与第一接触插塞2403、第二接触插塞2405及第三接触插塞2407有电接触且使半导体装置1500与其他生成于基板1501的构件有电的相互连接。在一些实施例中，进一步工艺步骤亦可包含于金属导线连接层生成一或多个重分布层(RDLs)、于RLDs生成底层凸块金属化层(UBMs)及形成连接器于UBMs。随后，基板1501可被切成不同单一件，而后可进一步进入各种封装工艺。
[0157]图25绘示一根据实施例中生成半导体装置方法的流程图，对照一些实施例。方法2500开始于步骤2501，其中第一源极/漏极构件(如第一源极/漏极构件1503)及第二源极/漏极构件(如第二源极/漏极构件1505)生成于一基板(如基板1501)参照上述的图15A-图16B。步骤2503中，第一纳米线(如第一纳米线1801)及第二纳米线(如第二纳米线1803)分别生成于第一源极/漏极构件及第二源极/漏极构件，参照上述的图17A-图18B。在一些实施例中，第一纳米线及第二纳米线实质上垂直于第一源极/漏极构件及第二源极/漏极构件的上表面。步骤2505中，一第三纳米线(如第三纳米线2101)连接第一纳米线与第二纳米线，其形成参照上述的图19A-图21B。在一些实施例中，第三纳米线实质上平行于第一源极/漏极构件及第二源极/漏极构件的上表面。在一些实施例中，第一纳米线、第二纳米线及第三纳米线形成一半导体装置1500的通道。步骤2507中，一栅极堆叠(如栅极介电层2301、功函数层2303及栅极2305)生成且环绕第一纳米线、第二纳米线及第三纳米线，参照上述的图22A-图23B。
[0158]图26A-图33B绘示多种中间阶段的半导体装置2600的工艺，参照一些实施例。图26A-图33B绘示俯视及剖视图，其中“A”图代表俯视图而“B”代表沿代表图的B-B’线的剖视图。此外，利用虚线描绘多个在图24A-图33B的俯视图中无法看见的图24A-图33B中的元件。参照上述的图1A-图13B，半导体装置100的通道包含外延成长的纳米线(如第一纳米线401及第二纳米线403)。如下所述的细节，一半导体装置2600的通道包含利用微影及蚀刻工艺生成的纳米线。
[0159]先参照图26A及图26B，其绘示部分的基板2601具有一构件2603生成于其上。基板2601可利用基板101(参照图1A及图1B)的类似材料生成而其描述在此处不再重复。一些实施例中，图案化基板2601以生成构件2603。一些实施例中，构件2603可藉由类似第一构件103及第二构件105(参照图1A及图1B)各别的方法生成而其描述则不在此处重复。
[0160]参照图27A及图27B，一半导体层2701生成于基板2601及构件2603上。在一些实施例中，半导体层2701可包含类似候选材料如基板2601且可藉由如:CVD、LPCVD、ALD、及其类似方法生成。在绘示的实施例中，半导体层2701及基板2601包含具有不同的蚀刻选择的不同材料。如下述的细节，不同的蚀刻选择可选择性移除部份基板2601。在一些实施例中其半导体层2701包含锗化硅，其半导体层2701可藉由如利用四氢化硅、四氢化锗当作前驱气体的LPCVD生成。在一些实施例中，半导体层2701具有介于约2nm到约200nm的厚度Tu
[0161]如下述的细节，半导体层2701藉由图案化以生成多个半导体装置2600的通道及源极/漏极构件。此外，通道的长度决定于如构件2603的高度及宽度的尺寸。藉由生成多个具有不同尺寸的基板上的构件(如构件2603)，便可生成具有不同通道长度的半导体装置(如半导体装置2600)。更进一步，不同宽度的构件可藉由单一次图案化工艺生成于基板上，其单一次图案化工艺有助于决定通道长度。
[0162]参照图28A及图28B，构件2603及半导体层2701被图案化以生成半导体鳍2603a、2603b及2603c，其符合半导体壳2701a、2701b、2701c。在绘示的实施例中，半导体壳2701a、2701b、2701c分别配置于半导体鳍2603a、2603b及2603c的侧壁及上表面。在一些实施例中，构件2603及半导体层2701可藉由适当的微影及蚀刻工艺图案化。在绘示的实施例中，三个半导体鳍(如半导体鳍2603a、2603b及2603c)及三个半导体壳(如半导体壳2701a、2701b、2701c)生成于基板2601上。然而，在其他实施例中，多个半导体鳍及半导体壳可为少于或多于三个，端视半导体装置2600设计的需求。在一些实施例中，半导体壳2701a、2701b及2701c具有纳米线的形状并可同时参照纳米线2701a、2701b及2701c。如下述的细节，半导体壳2701a、2701b及2701c可当作半导体装置2600的通道。从而半导体壳2701a、2701b及2701c亦可充作通道2701a、2701b及2701c。在一些实施例中，通道2701a、2701b及2701c具有介于约2nm至约50nm的宽度W2。
[0163]参照图29A及图29B，部分在基版2601上表面的半导体层2701藉由图案化以生成一第一源极/漏极构件2701b及一第二源极/漏极构件2701e。在一些实施例中部分在基板2601上表面的半导体层2701可利用适当的微影及蚀刻工艺图案化。在绘示的实施例中，第一源极/漏极构件2701d及第二源极/漏极构件2701e可作为通道2701a、2701b及2701c的一般源极/漏极构件。
[0164]参照图30A及图30B，一介电层3001生成于基板2601、通道2701a、2701b和2701c、第一源极/漏极构件2701d及第二源极/漏极构件2701e。一些实施例中，介电层3001可藉由类似介电层701(参见图7A及图7B)的类似材料及方法生成而其描述则不在此处重复。
[0165]参照图31A及图31B，图案化介电层3001以在介电层3001中形成一开口 3101。在一些实施例中，介电层3001可藉由适当的微影及蚀刻工艺图案化。在绘示的实施例中，开口3101使通道2701a、2701b、2701c及半导体鳍2603a、2603b、2603c露出。随后，选择性移除半导体鳍3603a、3603b及3603c使其仅剩通道2701a、2701b及2701c存在于开口 3101。在一些实施例中，半导体鳍2603a、2603b及2603c包含硅，半导体鳍2603a、2603b及2603c可藉由使用如氢氧化四甲基胺(TMAH)，氢氧化钾(KOH)及其类似物的湿式蚀刻工艺选择性移除。
[0166]参照图32A及图32B，一栅极堆叠形成于开口 3101中并环绕通道2701a、2701b及2701c。在一些实施例中，一栅极介电层3201适当地形成于开口3101。在绘示的实施例中，栅极介电层3201覆盖开口3101的侧壁及底部并露出通道2701a，2701b and 2701c的表面。在一些实施例中，栅极介电层3201可藉由类似栅极介电层501(参见图5A及图5B)的材料及方法生成而其描述则不在此处重复。随后，一功函数层3203适当地生成于邻近栅极介电层3201的开口3101。在一些实施例中，功函数层3203可藉由类似功函数层503(参见图5A及图5B)的材料及方法生成而其描述则不在此处重复。
[0167]进一步参照图32A及图32B，一栅极3205生成于功函数层3203露出的表面。在一些实施例中，栅极介电层3201及功函数层3203未完全填满开口3101，而剩余部份的开口3101可被栅极3205填充。在一些实施例中，栅极3205可藉由类似栅极1105(参见图1lA及图11B)的材料及方法生成而其描述则不在此处重复。随后，移除延伸至介电层3001的部分栅极介电层3201、功函数层3203及栅极3205使栅极介电层3201、功函数层3203及栅极3205的上表面实质上与介电层3001的上表面形成一共平面。在一些实施例中，可藉由如蚀刻工艺、研磨工艺、CMP工艺或其类似方法移除多余材料。
[0168]参照图33A及图33B，一ILD层3301生成于介电层3301上。在一些实施例中，ILD层3301可藉由类似ILD层1201(参见图12A及图12B)的材料及方法生成而其描述则不在此处重复。随后，一第一接触插塞3303、第二接触插塞3305及一第三接触插塞3307生成于ILD层以提供第一源极/漏极构件2701d、第二源极/漏极构件2701e、及栅极3105分别的电连接。在一些实施例中，第一接触插塞3303、第二接触插塞3305及第三接触插塞3307可分别藉由类似第一接触插塞1301、第二接触插塞1303及第三接触插塞1305(参见图13A及图13B)的材料及方法生成，其描述则不在此处重复。在绘示的实施例中，第一接触插塞3303延伸至ILD层3301、介电层3001并接触第一源极/漏极构件2701d。第二接触插塞3305延伸至ILD层3301、介电层3001并接触第二源极/漏极构件2701e。第三接触插塞3307延伸至ILD层3301并接触栅极3105。在绘示的实施例中，第一接触插塞3303、第二接触插塞3305及第三接触插塞3307的俯视形状为矩形。然而，在其他实施例中，第一接触插塞3303、第二接触插塞3305及第三接触插塞3307的俯视形状可为圆形、多边形如三角形、六角形或其类似形状。
[0169]在一些实施例中，进一步的工艺步骤可实施于半导体装置2600。如:金属导线连接层(未图示)可生成于ILD层3301。金属导线连接层可包含一或多个介电层及一或多个导电构件生成于一或多个介电层。在一些实施例中，金属导线连接层与第一接触插塞3303、第二接触插塞3305及第三接触插塞有电接触并使半导体装置2600与其他生成于基板2601的装置有相互电连接。在一些实施例中，进一步工艺亦可包含生成一或多个重分布层(RDLs)于金属导线连接层、生成底层凸块金属化层(UBMs)于RLDs及生成电子连接器于UBMs。随后，基板2601可被切成不同单一件，而后可进一步进入各种封装工艺。
[0170]图34为一根据实施例绘示的生成的半导体装置2600方法的流程图。方法3400开始于方法3401，其中一构件(如构件2603)生成于基板上(如基板2601)如上述可参考图26A及图26B。步骤3403中，半导体层(如半导体层2701)生成于如上述参考图27A及图27B中构件的上表面和侧壁。步骤3405中，半导体层被图案化以生成一第一源极/漏极构件(如第一源极/漏极构件2701d)、一第二源极/漏极构件(如第二源极/漏极构件2701e)及如上述参考图28A-图29B中延伸自第一第二源极/漏极构件到第二第二源极/漏极构件的多个通道(如通道2701a, 2701b and 2701c)。步骤3407中，移除构件以露出多个如上述参考图30A-图31B中的多个通道，步骤3409中，一栅极堆叠(如栅极介电层3201、功函数层3203及栅极3205)生成并环绕多个如上述参考图32A-图32B中的多个通道。
[0171]图35A-图42B根据实施例绘示多个中间阶段的的半导体装置3500的工艺，图35A-图42B绘示俯视及剖视图，其中“A”图代表俯视图而“B”图代表A图中沿B-B’线的剖视图。此夕卜，利用虚线描绘多个在图35A-图42的俯视图中无法看见的图35A-图42中的元件。如上述参考图1A-图13B，半导体装置100的通道包含第一纳米线401及第二纳米线403自第一源极/漏极构件103及第二源极/漏极构件105顶端表面分别垂直延伸且第三纳米线901连接上部的第一纳米线401及第二纳米线403。如下述的细节，一半导体装置2600的通道包含一半导体鳍于基板上且纳米线自半导体鳍的两端端垂直延伸。
[0172]先参照图35A及图35B，其显示一部分的基板3501具有一半导体鳍3503生成于其上。基板3501可藉由类似基板101(参见图1A及图1B)的材料生成而其描述则不在此处重复。在一些实施例中，图案化基板3501以生成半导体鳍3503。在一些实施例中，半导体鳍3503可利用类似第一构件103及第二构件105(参见图1A及图1B)的方法生成而其描述则不在此处重复。
[0173]如下所述的细节，半导体鳍3503可当作水平部分的半导体装置3500的通道。而后，通道的长度取决于半导体鳍3503的长度。藉由生成多个在基板(如基板3501)上具有不同长度的半导体鳍(如半导体鳍3503)即可能生成具有不同通道长度的半导体装置(如半导体装置3500)。此外，不同长度的半导体鳍可藉由单一次图案化工艺生成于基板上，其单一次图案化工艺有利于决定通道长度。
[0174]参照图36A及图36B，一 STI结构3601生成于基板3501及半导体鳍3503的侧壁。在一些实施例中，STI结构3601可利用类似STI结构201 (参见图2A及图2B)的材料及方法生成而其描述则不在此处重复。随后，一模板层3603生成于STI结构3601及半导体鳍3503。在一些实施例中，模板层3603可利用类似模板层301(参见图3A及3B图)的材料及方法生成而其描述则不在此处重复。
[0175]进一步参照图36A及图36B，图案化模板层3603以生成一第一开口 3605及一第二开口 3607于其中。在一些实施例中，第一开口 3605及第二开口 3607使半导体鳍3503的两端露出。在一些实施例中，第一开口 3605及第二开口 3607可利用类似第一开口 303及第二开口305(参见图3A及图3B)的方法生成而其描述则不在此处重复。
[0176]参照图37A及图37B，一第一纳米线3701及一第二纳米线3703分别生成于第一开口3605及第二开口 3607(参见图36A及图36B)。如下所述的细节，第一纳米线3701及第二纳米线3703生成半导体装置3500的垂直部分的通道。在一些实施例中，第一纳米线3701及第二纳米线3703可利用类似第一纳米线401及第二纳米线403(参见图4A及图4B)的材料及方法生成而其描述则不在此处重复。
[0177]参照图38A及图38B，一介电层3801生成于模板层3603并环绕第一纳米线3701及第二纳米线3703。在一些实施例中，介电层3801可藉由类似介电层701(参见图7A及图7B)的类似材料及方法生成而其描述则不在此处重复。
[0178]参照图39A及图39B，使介电层3801、模板层3603及STI结构3601有凹处以生成一开口3901。在一些实施例中，开口3901可利用适当的微影及蚀刻工艺生成。在绘示的实施例中，开口3901使半导体鳍3503的上表面及侧壁、第一纳米线3701及第二纳米线3703的上表面极侧壁露出。在一些实施例中，介电层3801、模板层3603及STI结构3601可具有比半导体鳍3503更高的蚀刻选择性而选择性蚀刻工艺可用来形成开口 3901。如下所述的细节，一环绕半导体装置3500通道的栅极堆叠形成于开口 3901中。
[0179]参照图40A及图40B，一环绕半导体装置3500的通道的栅极堆叠(包含第一纳米线3701、第二纳米线3703及半导体鳍3503)形成于开口 3901。在一些实施例中，栅极介电层4001适当的生成于开口 3901中。在一些实施例中，一栅极介电层4001覆盖开口 3901的侧壁及底部并露出第一纳米线3701、第二纳米线3703及半导体鳍3503的表面。在一些实施例中，栅极介电层4001可利用类似栅极介电层501(参见图5A及图5B)的材料及方法生成而其描述则不在此处重复。随后，一功函数层4003适当的生成于邻近栅极介电层4001的开口 3901。在一些实施例中，功函数层4003可利用类似功函数层503(参见图5A及图5B)的材料及方法生成而其描述则不在此处重复。
[0180]参照图41A及图41B，一介电层4101形成于开口 3901。在一些实施例中，介电层4101可利用类似介电层701(参见图7A及图7B)的材料及方法生成而其描述则不在此处重复。在一些实施例中，介电层3801及介电层4101利用同样材料生成。在其他实施例中，介电层3801及介电层4101利用不同材料生成。随后，移除延伸至介电层3801的部分栅极介电层4001，功函数层4003及介电层4101使栅极介电层4001、功函数层4003及介电层4101的上表面实质上与介电层3801的上表面成一共平面。在一些实施例中，多余的材料可藉由如:蚀刻工艺、研磨工艺、CMP工艺或其类似方法移除。
[0181]参照图42A及图42B，一 ILD层4201生成于介电层3801。在一些实施例中，ILD层421可藉由类似ILD层1201(参见图12A及图12B)的材料及方法生成而其描述则不在此处重复。随后，一第一接触插塞4203、一第二接触插塞4205、及一第三接触插塞4207生成于ILD层4201以分别提供第一纳米线3701、第二纳米线3703及功函数层4003电连接。在一些实施例中，第一接触插塞4203、第二接触插塞4205及第三接触插塞4207可分别利用类似第一接触插塞1301、第二接触插塞1303及第三接触插塞1305(参见图13A及图13B)的材料及方法生成而其描述则不在此处重复。在绘示的实施例中，第一接触插塞4203延伸至ILD层4201并接触第一纳米线3701。第二接触插塞4205延伸至ILD层4201并接触第二纳米线3703。第三接触插塞4207延伸至ILD层4201并接触第三纳米线4003。
[0182]进一步参照图42A及图42B，在绘示的实施例中，第三接触插塞4207直接接触功函数层4003。其他实施例中，在填充介电层4101于开口3901前，一栅极(未图示)可生成于开口3901。在一些实施例中，栅极可藉由类似栅极1105(参见图1lA及图11B)的材料及方法生成而其描述则不在此处重复。在一些实施例中，栅极可部分或整个填充开口 3901。
[0183]在一些实施例中，进一步工艺步骤可实施于半导体装置3500。如金属导线连接层(未图示)可形成于ILD层4201。金属导线连接层可包含一或多个介电层且一或多个导电构件形成于一或多个介电层。一些实施例中，金属导线连接层与第一接触插塞4203、第二接触插塞4205及第三接触插塞4207有电接触且使半导体装置3500与其他生成于基板3501上的装置有电的相互连接。在一些实施例中，进一步工艺步骤亦可包含生成一或多个重分布层(RDLs)于金属导线连接层、生成底层凸块金属化层(UBMs)于RLDs，生成电子连接器于UBMs。随后，基板3501可被切成不同单一件，而后可进一步进入各种封装工艺。
[0184]图43根据实施例绘示一形成半导体装置3500的流程图。方法4300开始于步骤4301，其中如上述的参考图35A及图35B—半导体鳍(如半导体鳍3503)生成于一基板(如基板3501)。步骤4303中，如上述参考图34A-图37B中一第一纳米线(如第一纳米线3701)及一第二纳米线(如第二纳米线3703)生成于半导体鳍两端。在一些实施例中，第一纳米线、第二纳米线及半导体鳍形成一半导体装置3500的通道。步骤4305中，如上述参考图38A-图40B—栅极堆叠(如栅极介电层4001及功函数层4003)形成并环绕第一纳米线、第二纳米线及半导体鳍。
[0185]以上概述多个实施例中的元件使熟悉此项技艺人士得以更加理解此揭露的各个部分。熟悉此项技艺人士应可理解并得以此为基础据以设计或修正其他工艺及结构以实施与此同样的目的且/或具与此介绍相同优点的实施例。熟悉此项技艺人士者亦可理解在不脱离本发明的精神和范围内，当可作任意的置换、替代及更动。
【主权项】
1.一种半导体装置，其特征在于，包含: 一基板，该基板具有一第一源极/漏极构件及一第一源极/漏极构件形成于其上； 一第一纳米线于该第一源极/漏极构件上，该第一纳米线从该第一源极/漏极构件的上表面垂直延伸； 一第二纳米线于该该第二源极/漏极构件上，该第二纳米线从该第一源极/漏极构件的上表面垂直延伸;及 一第三纳米线从该第一纳米线的上端延伸至该第二纳米线的上端，其中该第一纳米线、该第二纳米线及该第三纳米线间形成一通道。2.根据权利要求1所述的半导体装置，其特征在于，进一步包含一栅极堆叠缠绕该通道。3.根据权利要求1所述的半导体装置，其特征在于，进一步包含一介电层于该第一源极/漏极构件及该第二源极/漏极构件上，该第一纳米线及该第二纳米线从该介电层延伸并与该第一源极/漏极构件及该第二源极/漏极构件分别接触。4.根据权利要求1所述的半导体装置，其特征在于，进一步包含一浅沟槽隔离结构，该浅沟槽隔离结构插入该该第一源极/漏极构件及该第二源极/漏极构件间。5.一种半导体装置，其特征在于，包含: 一半导体鳍从一基板延伸； 一第一纳米线在该半导体鳍的第一端上，该第一纳米线从该半导体鳍的上表面垂直延伸;及 一第二纳米线在该半导体鳍的第二端上，该第二纳米线存该半导体鳍的上表面垂直延伸，齐中该第一纳米线、该第二纳米线及该半导体鳍间形成一晶体管的通道。6.根据权利要求5所述的半导体装置，其特征在于，进一步包含一栅极堆叠缠绕该通道。7.根据权利要求5所述的半导体装置，其特征在于，进一步包含一介电层于该基板上，该第一纳米线及该第二纳米线延伸至该介电层。8.根据权利要求5所述的半导体装置，其特征在于，进一步包含一浅沟槽隔离结构，该浅沟槽隔离结构于该半导体鳍的侧壁露出，其中浅沟槽隔离结构的最上表面与该半导体鳍的最上表面为一共平面。9.一种形成半导体装置的方法，其特征在于，该方法包含: 形成一第一源极/浅沟槽隔离漏极构件及一第二源极/漏极构件于一基板上； 形成一第一介电层于该第一源极/漏极构件及该第二源极/漏极构件上； 图案化该第一介电层以形成一第一开口及一第二开口于其中，该第一开口使该第一源极/漏极构件露出而该第二开口使该第二源极/漏极构件露出； 使一第一纳米线于该第一开口外延成长且一第二纳米线于该第二开口外延成长，该第一纳米线从该第一源极/漏极构件的上表面垂直成长且该第二纳米线从该第二源极/漏极构件的上表面垂直成长； 形成一第二介电层于该第一介电层上并环绕该第一纳米线及该第二纳米线； 图样化该第二介电层以形成一第三开口于其中，至少一部分的该第一纳米线及至少一部分的该第二纳米线于该第三开口露出;及 形成一第三纳米线于该第三开口，该第三纳米线从该第一纳米线的上端表面延伸至该第二纳米线的上端表面。10.根据权利要求9所述的浅沟槽隔离方法，其特征在于，进一步包含: 图样化该第二介电层以形成一第四开口于其中，该第一介电层及该第一纳米线的侧壁、该第二纳米线的侧壁、该第三纳米线的侧壁于该第四开口露出;及 形成一栅极堆叠于该第四开口该栅极堆叠缠绕该第一纳米线、该第二纳米线及该第三纳米线。
【文档编号】H01L29/78GK106024883SQ201510845080
【公开日】2016年10月12日
【申请日】2015年11月27日
【发明人】雅利安阿弗萨蓝, 布莱戴恩杜瑞兹, 马克范达尔
【申请人】台湾积体电路制造股份有限公司