半导体封装件及其制法
【技术领域】
[0001]本发明涉及一种封装制程，特别是关于一种能避免激光钻孔的问题的半导体封装件及其制法。
【背景技术】
[0002]随着半导体封装技术的演进，半导体装置(Semiconductor device)已开发出不同的封装型态，而为提升电性功能及节省封装空间，遂开发出不同的立体封装技术，例如，扇出式封装堆迭(Fan Out Package on package,简称F0 PoP)等，以配合各种晶片上大幅增加的输入/出埠数量，进而将不同功能的积体电路整合于单一封装结构，此种封装方式能发挥系统封装(SiP)异质整合特性，可将不同功用的电子元件，例如:记忆体、中央处理器、绘图处理器、影像应用处理器等，藉由堆迭设计达到系统的整合，适合应用于轻薄型各种电子产品。
[0003]图1A至图1F为现有封装堆迭装置的其中一半导体封装件1的制法的剖面示意图。
[0004]如图1A所示，设置一如晶片的半导体元件10于一承载件11的热化离形层110上，再形成一封装层13于该热化离形层110上以包覆该半导体元件10。
[0005]如图1B所示，将具有铜箔120的另一承载件12设于该封装层13上。
[0006]如图1C所示，移除该承载件11及其热化离形层110，以露出该半导体元件10与封装层13。
[0007]如图1D所示，以激光方式形成多个开口 130于该半导体元件10周边的封装层13上。
[0008]如图1E所示，藉由该铜箔120电镀导电材料于该些开口 130中，以形成导电柱14，再于该封装层13上形成多个线路重布层(redistribut1n layer,简称RDL) 15,以令该线路重布层15电性连接该导电柱14与该半导体元件10的电极垫100。
[0009]如图1F所示，移除该另一承载件12，再利用该铜箔120进行图案化线路制程，以形成一线路结构16，之后再进行切单制程。
[0010]惟，现有半导体封装件1的制法中，因以激光方式形成多个开口 130，所以激光的热效应会造成该开口 130的壁面极为粗糙(如图1C所示的粗糙表面130a)，以致于当电镀制作该导电柱14时，电镀品质不佳，因而造成良率过低及产品可靠度不佳等问题。
[0011]此外，虽可使用蚀刻方式形成该开口 130以避免发生该粗糙表面130a的状况，但若要形成直径100um以上的开口 130，蚀刻方式的制程时间过长，因而会大幅增加成本。
[0012]另外，该热化离形层110具有挠性，且其热膨胀系数(Coefficient of thermalexpans1n, CTE)与该封装层13注入封装用的模具时的胶体流动所产生的侧推力，将一同影响该半导体元件10固定的精度，也就是容易使半导体元件10产生偏移，致使该半导体元件10未置于该热化离形层的预定位置上。故而，该线路重布层15与该半导体元件10的电极垫100间的对位将产生偏移，当该承载件11的尺寸越大时，各该半导体元件10间的位置公差也随之加大，而当偏移公差过大时，将使该线路重布层15无法与该电极垫100连接，也就是对该线路重布层15与该半导体元件10间的电性连接造成极大影响，因而造成良率过低及产品可靠度不佳等问题。
[0013]因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。
【发明内容】
[0014]鉴于上述现有技术的种种缺失，本发明的目的为提供一种半导体封装件及其制法，不仅能避免该开口的壁面过于粗糙，且能大幅缩短制程时间。
[0015]本发明的半导体封装件，包括:至少一半导体元件；一具有相对的第一表面与第二表面的封装层，其包覆该半导体元件，该封装层具有至少一开口及至少一开槽，该开口连通该第一及第二表面，该开槽连通该第二表面并呈现绝缘状态，其中，该开口的侧面与该开槽的侧面呈平滑表面；以及线路层，其设于该封装层的第二表面上，且该线路层具有形成于该开口中的导电体。
[0016]本发明还提供一种半导体封装件的制法，包括:提供一设有至少一半导体元件的承载件；形成一具有至少一开口的封装层于该承载件上，使该封装层包覆该半导体元件，且该封装层与该开口为一同制成，该封装层具有相对的第一表面与第二表面，该第一表面结合该承载件，该开口连通该第一及第二表面，其中，该开口的侧面呈平滑表面；形成线路层于该封装层的第二表面上，且该线路层具有形成于该开口中的导电体；以及移除该承载件。
[0017]前述的半导体封装件中，该开槽位于该半导体元件与该开口之间。
[0018]前述的制法中，该封装层以模封制程或压合制程形成者。
[0019]前述的制法中，该封装层的制程包括:提供一其内具有至少一凸部的模具；设置该承载件与该半导体元件于该模具中，且形成封装材于该模具中，以令该封装材成为该封装层，且该封装层于对应该凸部之处成为该开口 ；以及移除该模具。例如，该封装层的步骤包括:将该封装材形成于该模具中；将该承载件与该半导体元件设于该模具中；以及压合该封装材与该承载件，使该封装层包覆该半导体元件。或者，该封装层的步骤包括:将该承载件与该半导体元件设于该模具中；以及将该封装材填入该模具中，使该封装层包覆该半导体元件。
[0020]依上述，该模具内还设有至少一定位块，使该半导体元件受制于该定位块而定位。因此，于形成该封装材后，该封装层还形成有连通该第二表面的开槽，且该开槽位于该半导体元件与该开口之间，又该开槽呈现绝缘状态，其中，该开槽的侧面呈平滑表面，而该开槽的型式为长条状或孔状。
[0021]前述的半导体封装件及其制法中，该半导体元件的作用面齐平该封装层的第一表面。
[0022]前述的半导体封装件及其制法中，该半导体元件的非作用面齐平该封装层的第二表面。
[0023]前述的半导体封装件及其制法中，形成该导电体的材质包含铜、铝、钛或其至少二者的组合。
[0024]前述的半导体封装件及其制法中，还包括形成绝缘保护层于该封装层的第二表面与该线路层上，且该绝缘保护层露出该线路层的部分表面。
[0025]另外，前述的半导体封装件及其制法中，还包括移除该承载件之后，形成线路结构于该封装层的第一表面上，且该线路结构电性连接该导电体及/或该半导体元件。例如，该线路结构包含至少一线路重布层。
[0026]由上可知，本发明的半导体封装件及其制法中，藉由该封装层与该些开口一同制成，使该开口的壁面的粗糙度极低，因而当电镀制作该导电体时，能提升电镀品质，以避免良率过低及产品可靠度不佳等问题。
[0027]此外，藉由该封装层与该些开口一同制成，能大幅缩短制程时间。
[0028]又，藉由模具的定位块，以于形成该封装层时，能限制该半导体元件的位移，而达到定位该半导体元件的目的。
【附图说明】
[0029]图1A至图1F为现有半导体封装件的制法的剖面示意图；
[0030]图2A至图2H为本发明半导体封装件的制法的剖视示意图；其中，图2A’为图2A的承载件与半导体晶片的上视平面图，图2A”为图2A的第一模体的局部上视平面图，图2B’为图2B的另一方式，图2H’为图2H的另一实施例；以及
[0031]图3为本发明半导体封装件之后续应用的剖视示意图。
[0032]符号说明
[0033]1,2，2’，4半导体封装件
[0034]10, 20半导体元件
[0035]100, 200电极垫
[0036]11,21承载件
[0037]110热化离形层
[0038]12另一承载件
[0039]120铜箔
[0040]13，23封装层
[0041]130,230开口
[0042]130a粗糙表面
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