半导体封装件及其制造方法
【技术领域】
[0001]本发明涉及半导体封装件的安装技术。尤其涉及用于缓和半导体封装件的制造工序中产生的应力的技术。
【背景技术】
[0002]以往，已知有在支撑基板上搭载集成电路(1C)芯片等半导体器件的半导体封装件结构。通常，这种半导体封装件采用在支撑基板上经由被称为管芯连接(die attach)材料的粘接材料粘接1C芯片等半导体器件，并由密封体(密封用树脂)覆盖上述半导体器件而进行保护的结构。
[0003]作为用于半导体封装件的支撑基板，使用了印刷电路板、陶瓷基板等多种基板。尤其，近年来，正在开发利用金属基板的半导体封装件。利用金属基板的半导体封装件具有电磁屏蔽性、热特性优异的优点，作为可靠性高的半导体封装件而备受瞩目。
[0004]但是，被指出了如下问题:由于金属和树脂在热膨胀系数(CTE，coefficient ofthermal expans1n)上存在较大的差异，因而在利用金属基板的半导体封装件的制造工序中，金属基板和密封体(用于保护半导体器件的树脂)之间因热膨胀系数的差异而产生内部应力，密封体会发生翘曲(专利文献1)。
[0005](现有技术文献)
[0006](专利文献)
[0007]专利文献1:日本特开2010-40911号公报
【发明内容】
[0008]本发明鉴于上述问题而提出，其课题在于提供一种减少支撑基板与密封体之间产生的内部应力且可靠性高的半导体封装件。
[0009]本发明一个实施方式的半导体封装件的特征在于，包括:支撑基板；应力缓和层，其设置于上述支撑基板的主面；半导体器件，其配置在上述应力缓和层之上；密封体，其由与上述应力缓和层不同的绝缘材料形成，用于覆盖上述半导体器件；布线，其贯通上述密封体而与上述半导体器件电连接；以及外部端子，其与上述布线电连接。
[0010]本发明一个实施方式的半导体封装件的特征在于，包括:支撑基板；应力缓和层，其设置于上述支撑基板的主面；导电层，其设置在上述应力缓和层之上；半导体器件，其配置在上述导电层之上；密封体，其由与上述应力缓和层不同的绝缘材料形成，用于覆盖上述半导体器件；布线，其贯通上述密封体而与上述半导体器件电连接；以及外部端子，其与上述布线电连接。
[0011]本发明一个实施方式的半导体封装件的特征在于，包括:支撑基板；应力缓和层，其设置于上述支撑基板的主面；导电层，其设置在上述应力缓和层之上；半导体器件，其被上述导电层包围，并且配置在上述应力缓和层之上；密封体，其由与上述应力缓和层不同的绝缘材料形成，用于覆盖上述半导体器件；布线，其贯通上述密封体而与上述半导体器件电连接；以及外部端子，其与上述布线电连接。
[0012]另外，本发明一个实施方式的半导体封装件的制造方法的特征在于，包括:在支撑基板的主面形成应力缓和层的工序；在上述应力缓和层之上配置至少一个半导体器件的工序；利用由与上述应力缓和层不同的材料形成的密封体来覆盖上述半导体器件的工序；形成贯通上述密封体而与上述半导体器件电连接的布线的工序；以及形成与上述布线电连接的外部端子的工序。
[0013]本发明一个实施方式的半导体封装件的制造方法的特征在于，包括:在支撑基板的主面形成应力缓和层的工序；在上述应力缓和层之上形成导电层的工序；在上述导电层上配置至少一个半导体器件的工序；利用由与上述应力缓和层不同的材料形成的密封体来覆盖上述半导体器件的工序；形成贯通上述密封体而与上述半导体器件电连接的布线的工序；以及形成与上述布线电连接的外部端子的工序。
[0014]本发明一个实施方式的半导体封装件的制造方法的特征在于，包括:在支撑基板的主面形成应力缓和层的工序；在上述应力缓和层之上形成导电层的工序；对上述导电层进行刻蚀而使上述应力缓和层露出的工序；在使上述应力缓和层露出的区域配置至少一个半导体器件的工序；利用由与上述应力缓和层不同的材料形成的密封体来覆盖上述半导体器件的工序；形成贯通上述密封体而与上述半导体器件电连接的布线的工序；以及形成与上述布线电连接的外部端子的工序。
[0015]根据本发明，可实现减少支撑基板与密封体之间产生的内部应力且可靠性高的半导体封装件。
【附图说明】
[0016]图1为本发明第一实施方式的半导体封装件的外观图。
[0017]图2为本发明第一实施方式的半导体封装件的剖面图。
[0018]图3为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0019]图4为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0020]图5为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0021]图6为示出本发明第一实施方式的半导体封装件的制造工序的图。
[0022]图7为本发明第二实施方式的半导体封装件的剖面图。
[0023]图8为本发明第二实施方式的半导体封装件的俯视图。
[0024]图9为本发明第三实施方式的半导体封装件的剖面图。
[0025]图10为本发明第三实施方式的半导体封装件的俯视图。
[0026]图11为本发明第四实施方式的半导体封装件的剖面图。
[0027]图12为本发明第四实施方式的半导体封装件的俯视图。
[0028]图13为本发明第五实施方式的半导体封装件的剖面图。
[0029]图14为本发明第六实施方式的半导体封装件的俯视图。
[0030]图15为本发明第六实施方式中形成一边的尺寸为400 μπι的开口部的情况下的可靠性评价结果。
[0031]图16为本发明的第六实施方式中形成一边的尺寸为500 μπι的开口部的情况下的可靠性评价结果。
[0032]图17为本发明的第六实施方式中形成一边的尺寸为600 μπι的开口部的情况下的可靠性评价结果。
[0033]图18为本发明的第六实施方式中形成一边的尺寸为400 μπι的开口部的情况的可靠性评价结果。
[0034](附图标记的说明)
[0035]100:半导体封装件；101:支撑基板；102:应力缓和层；103:粘接材料；
[0036]104:半导体器件；105:第一密封体；106:第一布线层；107:第二密封体；
[0037]108:第二布线层；109:第三密封体；110:外部端子；111:平坦化层
【具体实施方式】
[0038]以下，参照附图详细说明本发明一个实施方式的半导体封装件。以下所示的实施方式为本发明实施方式的一例，本发明并不局限于这些实施方式。
[0039]此外，在本实施方式中所参照的图中，对于同一部分或具有相同的功能的部分标注同一附图标记或类似的附图标记(仅在数字后面标注Α、Β等的附图标记)，并省略其重复说明。另外，为了便于说明，图的尺寸比例与实际比例或有所不同，或者从图中省略结构的一部分。
[0040]另外，在本说明书中的剖面图中，“上”是指以支撑基板的主面(配置半导体器件的面)为基准的相对位置，远离支撑基板的主面的方向为“上”。图2之后，朝向纸面时，上方为“上”。另外，“上”包括与物体的上表面接触的情况(即，在……上面(on)的情况)和位于物体的上方的情况(即，在......上方(over)的情况)。
[0041](第一实施方式)
[0042]〈封装件的外观〉
[0043]图1为本发明第一实施方式的半导体封装件100的外观图。此外，图1的近前部分为了示出内部结构的外观而图示了切割面。
[0044]在图1中，11为支撑基板，12为设置于支撑基板的主面的应力缓和层。13为1C芯片或大规模集成电路(LSI)芯片等半导体器件，14及15为保护半导体器件的密封体(密封用树脂)。在这里虽未图示，但密封体14、15内形成有布线，用于将半导体器件的输出端子与作为外部端子的焊料球16电连接。
[0045]这样，本实施方式的半导体封装件100的构造为:将支撑基板11直接用作基体，并利用层叠的树脂层(密封体14、15)将半导体器件13与外部空气隔离而加以保护。
[0046]<封装件结构>
[0047]图2为用于详细说明利用图1来说明的半导体