能。
[0097]作为可由导电层41形成的负载元件，可以例举电容(电容器)、电阻、电感器等。当然，除此之外，只要是可将导电层图案化而形成的元件，就可以形成任何元件。
[0098]另外，如图9的(A)所示，导电层41可与上层的铜布线42、43电连接。在这里，示出了与形成于第二密封体107上的第二布线层108电连接的例子，但也可以与形成于第一密封体105上的第一布线层106电连接。
[0099]另外，图9的(B)为本发明第三实施方式的半导体封装件300b的剖面图。如图9的(B)所示，在本实施方式中，将基于导电层41的图案的台阶差形成为被粘接材料103b填埋的结构，将粘接材料103b作为平坦化层使用。这种情况下，作为粘接材料103b，优选使用在半导体器件104粘接时具有充分的流动性的材料。另外，图9的(C)为本发明第三实施方式的半导体封装件300c的剖面图。如图9的(C)所示，在本实施方式中，也可以形成为将基于导电层41的图案的台阶差形成为被平坦化层111填埋的结构，在平坦化层111之上经由粘接材料103设置半导体器件104的结构。此时，作为平坦化层111，可以使用公知的树脂材料。例如，可以使用与应力缓和层102相同的材料，也可以使用与第一密封体105相同的材料。
[0100]如上所述，在第三实施方式的半导体封装件300、300b以及300c中，除了第二实施方式的半导体封装件200所取得的效果之外，可以使用导电层41来形成连接各半导体器件之间的布线或构成各种功能电路的负载元件，因而具有提高电路设计的自由度的效果。
[0101](第四实施方式)
[0102]图11示出了本发明第四实施方式的半导体封装件400的剖面图。第四实施方式的半导体封装件400中，不在半导体器件104的下侧设置导电层51，这一点与第二实施方式的半导体封装件200不同。其他方面与第二实施方式的半导体封装件200相同。
[0103]在图11所示的半导体封装件400中，未在半导体器件104的下侧设置导电层51，因而半导体器件104与支撑基板101之间的距离会缩短与导电层51的厚度相对应的量。在本实施方式的结构的情况下，如图12所示，导电层51呈面积稍大于半导体器件104的面积且一部分中空的形态。关于这种结构，例如，在形成导电层51之后，对导电层51进行刻蚀而使应力缓和层102露出，在使应力缓和层102露出的部分配置半导体器件104即可。
[0104]这种情况下，如图11所示，导电层51也可以与上层的铜布线52、53电连接。另外，示出了与形成于第二密封体107上的第二布线层108电连接的例子，但也可以与形成于第一密封体105上的第一布线层106电连接。
[0105]如上所述，在第四实施方式的半导体封装件400中，除了第一实施方式及第二实施方式的半导体封装件所取得的效果之外，还具有将半导体封装件整体厚度变薄的效果。
[0106](第五实施方式)
[0107]图13示出了本发明第五实施方式的半导体封装件500的剖面图。第五实施方式的半导体封装件500中，不在半导体器件104的下侧设置粘接材料103，这一点与第一实施方式的半导体封装件100不同。其他方面与第一实施方式的半导体封装件100相同。
[0108]在本发明第五实施方式的半导体封装件500中，在应力缓和层102上配置半导体器件104时，可以直接在应力缓和层102上粘接半导体器件104而不使用粘接材料103。具体地，在设置了形成应力缓和层102的树脂之后，在进行固化(烘焙)工序之前，搭载半导体器件104，并在该状态下进行固化工序即可。
[0109]由此，不需要使用管芯附着膜等粘接材料，因而与第一个实施方式的半导体封装件相比，可以减少发生应力的可能性，进而由于减小了与粘接材料相对应的量的厚度，因而可实现半导体封装件的小型化。
[0110](第六实施方式)
[0111]在上述的第一实施方式至第五实施方式的半导体封装件中，采用在应力缓和层102上设置半导体器件104的结构，但此时，需要将半导体器件104配置于准确的位置。但是，可以预想的是，在支撑基板101上设置应力缓和层102的情况下，即使在支撑基板101上设置了对准标记，也会由于应力缓和层102存在而难以确认位置。
[0112]由此，第六实施方式的半导体封装件600的特征为，设置了将半导体器件104配置在应力缓和层102上时，可以准确地进行对准的对准标记。
[0113]图14(A)为示出本发明第六实施方式的半导体封装件600的一部分的俯视图，图14(B)为被图14(A)所示的虚线62包围的区域的放大图。
[0114]在图14(A)中，在支撑基板101上的大致整个面设置有应力缓和层102，在上述应力缓和层102上配置有多个半导体器件104。第六实施方式的半导体封装件600的特征在于，在应力缓和层102的一部分设置有开口部63，并用作对准标记，上述对准标记作为在配置半导体器件104时的基准。
[0115]开口部63可以通过对应力缓和层102进行刻蚀来形成，可以使用激光刻蚀等公知的刻蚀技术。可将开口部63本身用作对准标记，也可以在通过开口部63露出的支撑基板101的表面利用半刻蚀等设置槽、孔等。这种情况下，可以在形成应力缓和层102之前，预先对支撑基板101进行刻蚀来形成槽、孔，也可在形成开口部63之后，通过激光刻蚀等在支撑基板101上形成槽、孔。
[0116]但是，若开口部63的尺寸大到所需程度以上，则存在应力缓和层102从上述开口部63剥落的担忧，因而，优选地，对开口部63的尺寸设置一定的限制。
[0117]根据本发明人的实验结果，确认了若开口部63的一边大于480 μπι(或直径大于480 μπι)，则有可能影响应力缓和层102的可靠性。为此，优选地，开口部63呈一边为至少480 μπι以下的多边形或直径为480 μπι以下的圆形。此外，开口部63的尺寸的下限值可根据支撑基板的材质、开口加工精度或管芯连接装置的对准性能而少量变动，因而可适当地确定。
[0118]在这里，对本发明人进行的实验的结果进行说明。本发明人通过利用图3?图6说明的工序来制作半导体封装件，并对制作而成的半导体封装件进行基于固态技术协会(JEDEC)标准的等级2的湿度可靠性试验(MRT，Moisture Reliability Test)。此外，在制作半导体封装件时，如利用图14所说明的那样，将形成于应力缓和层的开口部用作对准标记。
[0119]关于湿度可靠性试验，是通过在温度为85°C、湿度为60%的气氛条件下，将半导体封装件放置168小时，使其充分地吸收水分之后，在最高温度为260°C的标准回流焊条件下通过4次来进行的。试验后的评价使用超声波成像装置(SAT，Scanning AcousticTomograph)来进行。
[0120]图15为形成一边为400 μπι的尺寸的开口部的情况下的可靠性评价结果。图16为形成一边为500 μπι的尺寸的开口部的情况下的可靠性评价结果。图17为形成一边为600 μπι的尺寸的开口部的情况下的可靠性评价结果。
[0121]如图15?图17所示，在开口部的一边为500 μπι及600 μπι的情况下，在半导体封装件的面内发生了缺陷，但在开口部的一边为400 μπι的情况下，不会发生缺陷。进而，本发明人对开口部的一边为400 μπι的半导体封装件施加更苛刻的条件(基于JEDEC标准的等级1的湿度可靠性试验)，并进行了进一步的实验结果的验证。
[0122]图18为一边为400 μ m的尺寸的开口部的可靠性评价结果。在上述可靠性评价中，将半导体封装件在温度为85°C、湿度为85%的气氛条件下放置168小时，以使其充分地吸收水分之后，在最高温度为260°C的标准回流焊条件下通过3次来进行评价。试验后的评价使用上述的超声波成像装置来进行。结果确认了，如图18所示，在基于JEDEC标准的等级1的湿度可靠性试验前后，半导体封装件的外观没有任何变化，可确保高的可靠性。
[0123]若考虑上述的结果和形成对准标记时的加工精度(σ = 6 μ m)，则500 μ m±3 σ的范围被认为具有可能发生缺陷的担忧。即，可以说确认了若开口部的一边大于480 μπι(或直径大于480 μ m)，则有可能对