应力缓和层的可靠性产生影响。
[0124]如上所述，第六实施方式的半导体封装件600中，在半导体器件104的附近(例如，半导体器件104的角部)具有通过应力缓和层102的刻蚀而形成的开口部63，将上述开口部63用作将半导体器件104配置于应力缓和层102上时的对准标记，据此能够进行准确的对准操作，并可以提高半导体封装件的制造工序的成品率或可靠性。
[0125]另外，使开口部63呈一边为至少480 μπι以下的多边形或直径为480 μπι以下的圆形(更优选地，一边为至少400 μπι以下的多边形或直径为400 μπι以下的圆形)，据此可以防止应力缓和层102的膜剥落。由此，可以在不影响第一实施方式至第五实施方式中的半导体封装件所具有的优点的情况下，提高半导体封装件的制造工序的成品率或可靠性。
[0126]本发明人在以下条件下制作样品来进行可靠性试验，并确认了未发生密封体的剥落等。
[0127](实施例1)
[0128]支撑基板:金属基板(弹性模量:193GPa @ 25°C、100°C )
[0129]应力缓和层:改性环氧类树脂(弹性模量:580MPa @ 25°C、4MPa @ 100°C )
[0130]密封体:环氧类树脂(弹性模量:16GPa @ 25°C、14.7GPa @ 100°C )
[0131](实施例2)
[0132]支撑基板:金属基板(弹性模量:193GPa @ 25°C、100°C )
[0133]应力缓和层:改性环氧类树脂(弹性模量:10MPa @ 25°C、0.6MPa @ 100°C )
[0134]密封体:环氧类树脂(弹性模量:1.8GPa @ 25°C、lGPa @ 100°C )
[0135]如上所述，调节各弹性模量的关系，使得在相同温度条件下，设支撑基板的弹性模量为A，设应力缓和层的弹性模量为B，并设密封体的弹性模量为C的情况下，A > C > B或C>A> B成立，由此可实现减少在支撑基板与密封体之间产生的内部应力并且可靠性高的半导体封装件。
【主权项】
1.一种半导体封装件，其特征在于，包括: 支撑基板； 应力缓和层，其设置于上述支撑基板的主面； 半导体器件，其配置在上述应力缓和层之上； 密封体，其由与上述应力缓和层不同的绝缘材料形成，用于覆盖上述半导体器件； 布线，其贯通上述密封体而与上述半导体器件电连接；以及 外部端子，其与上述布线电连接。2.一种半导体封装件，其特征在于，包括: 支撑基板； 应力缓和层，其设置于上述支撑基板的主面； 导电层，其设置在上述应力缓和层之上； 半导体器件，其配置在上述导电层之上； 密封体，其由与上述应力缓和层不同的绝缘材料形成，用于覆盖上述半导体器件； 布线，其贯通上述密封体而与上述半导体器件电连接；以及 外部端子，其与上述布线电连接。3.一种半导体封装件，其特征在于，包括: 支撑基板； 应力缓和层，其设置于上述支撑基板的主面； 导电层，其设置在上述应力缓和层之上； 半导体器件，其被上述导电层包围，并且配置在上述应力缓和层之上； 密封体，其由与上述应力缓和层不同的绝缘材料形成，用于覆盖上述半导体器件； 布线，其贯通上述密封体而与上述半导体器件电连接；以及 外部端子，其与上述布线电连接。4.根据权利要求2或3所述的半导体封装件，其特征在于，上述导电层至少构成电容器、电阻及电感器中的任一种。5.根据权利要求1至3中任一项所述的半导体封装件，其特征在于，当在相同温度条件下，设上述支撑基板的弹性模量为A，设上述应力缓和层的弹性模量为B，并设上述密封体的弹性模量为C时，A>C>B或C>A>B的关系成立。6.根据权利要求5所述的半导体封装件，其特征在于，在室温下，上述应力缓和层的弹性模量为2GPa以下，并且在大于100°C的温度下，上述应力缓和层的弹性模量为lOOMPa以下。7.根据权利要求1至3中任一项所述的半导体封装件，其特征在于，当在相同温度条件下，设上述支撑基板的线膨胀系数为a，设上述应力缓和层的线膨胀系数为b，并设上述密封体的线膨胀系数为c时，a彡c<b或aNc<b的关系成立。8.根据权利要求1至3中任一项所述的半导体封装件，其特征在于，在上述半导体器件的周围具有设置于上述应力缓和层的开口部。9.根据权利要求8所述的半导体封装件，其特征在于，上述开口部为对准标记，呈至少一边为480 μm以下的多边形或直径为480 μm以下的圆形。10.一种半导体封装件的制造方法，其特征在于，包括: 在支撑基板的主面形成应力缓和层的工序； 在上述应力缓和层之上配置至少一个半导体器件的工序； 利用由与上述应力缓和层不同的材料形成的密封体来覆盖上述半导体器件的工序； 形成贯通上述密封体而与上述半导体器件电连接的布线的工序；以及 形成与上述布线电连接的外部端子的工序。11.一种半导体封装件的制造方法，其特征在于，包括: 在支撑基板的主面形成应力缓和层的工序； 在上述应力缓和层之上形成导电层的工序； 在上述导电层之上配置至少一个半导体器件的工序； 利用由与上述应力缓和层不同的材料形成的密封体来覆盖上述半导体器件的工序； 形成贯通上述密封体而与上述半导体器件电连接的布线的工序；以及 形成与上述布线电连接的外部端子的工序。12.—种半导体封装件的制造方法，其特征在于，包括: 在支撑基板的主面形成应力缓和层的工序； 在上述应力缓和层之上形成导电层的工序； 对上述导电层进行刻蚀而使上述应力缓和层露出的工序； 在使上述应力缓和层露出的区域配置至少一个半导体器件的工序； 利用由与上述应力缓和层不同的材料形成的密封体来覆盖上述半导体器件的工序； 形成贯通上述密封体而与上述半导体器件电连接的布线的工序；以及 形成与上述布线电连接的外部端子的工序。13.根据权利要求11或12所述的半导体封装件的制造方法，其特征在于，对上述导电层进行图案化而至少形成电容器、电阻以及电感器中的任一种。14.根据权利要求10至12中任一项所述的半导体封装件的制造方法，其特征在于，当在相同温度条件下，设上述支撑基板的弹性模量为A，设上述应力缓和层的弹性模量为B，并设上述密封体的弹性模量为C时，A > C > B或C > A > B的关系成立。15.根据权利要求14所述的半导体封装件的制造方法，其特征在于，在室温下，上述应力缓和层的弹性模量为2GPa以下，并且在大于100°C的温度下，上述应力缓和层的弹性模量为lOOMPa以下。16.根据权利要求10至12中任一项所述的半导体封装件的制造方法，其特征在于，当在相同温度条件下，设上述支撑基板的线膨胀系数为a，设上述应力缓和层的线膨胀系数为b，并设上述密封体的线膨胀系数为c时，a彡c<b或aNc<b的关系成立。17.根据权利要求10至12中任一项所述的半导体封装件的制造方法，其特征在于，在上述半导体器件的周围，对上述应力缓和层进行刻蚀而形成开口部。18.根据权利要求17所述的半导体封装件的制造方法，其特征在于，上述开口部为对准标记，呈至少一边为480 μm以下的多边形或直径为480 μm以下的圆形。
【专利摘要】本发明提供一种减少在支撑基板与粘接材料之间产生的内部应力且可靠性高的半导体封装件。本发明的半导体封装件的特征在于，包括：支撑基板；应力缓和层，设置于上述支撑基板的主面；半导体器件，配置在上述应力缓和层之上；密封体，由与上述应力缓和层不同的绝缘材料形成，用于覆盖上述半导体器件；布线，贯通上述密封体而与上述半导体器件电连接；以及外部端子，与上述布线电连接。此时，当在相同温度条件下，设上述支撑基板的弹性模量为A，设上述应力缓和层的弹性模量为B，并设上述密封体的弹性模量为C时，A＞C＞B或C＞A＞B的关系成立。
【IPC分类】H01L21/48, H01L23/29, H01L23/14, H01L21/56
【公开号】CN105280567
【申请号】CN201510320188
【发明人】桥本圣昭, 竹原靖之
【申请人】株式会社吉帝伟士
【公开日】2016年1月27日
【申请日】2015年6月11日
【公告号】US20150371915