半导体封装的制作方法
【专利摘要】本实用新型提供一种半导体封装，半导体封装可包括嵌入式基板，嵌入式基板包括其中的腔体和腔体的底部中的连接窗口。半导体封装可包括设置在腔体中并且联接至芯片连接器的半导体芯片，半导体芯片的芯片连接器插入连接窗口。半导体封装可包括填充腔体和连接窗口并被配置为暴露芯片连接器的端部以及大致覆盖半导体芯片的介电层，其中，该半导体封装的厚度可被减小或在有限的厚度中设置更多的半导体芯片，还提供了相关存储卡和相关电子系统。
【专利说明】
半导体封装
技术领域
[0001 ]各种实施例总体涉及采用嵌入式封装方案的半导体封装。【背景技术】
[0002]对更轻且更小的电子产品的需求日益增加。该需求源于诸如智能手机等移动系统的发展。为响应这种需求，应用在电子产品中的半导体封装不断按比例缩小以减小其厚度和尺寸。大量努力已经被集中在了薄的半导体封装的实现上。然而，在减小半导体封装的厚度上可能存在一些限制。例如，由于其上安装有半导体芯片的封装基板的厚度和用于将半导体芯片电连接至封装基板的键合线(bonding wires)的回路高度(loop height)，可能难以减小半导体封装的厚度。特别地，如果多个半导体芯片被垂直堆叠以实现半导体堆叠封装，堆叠的半导体芯片可通过键合线彼此电连接且可使用环氧模塑料(EMC)材料来封入。因此，可更多地增加半导体堆叠封装的厚度。【实用新型内容】
[0003]根据一个实施例，半导体封装可包括嵌入式基板，嵌入式基板包括在嵌入式基板的第一表面处开口的腔体和在腔体的底部中打开嵌入式基板的与第一表面相对的第二表面的连接窗口。半导体封装可包括设置在腔体中并联接至包括第一芯片第一连接器和第一芯片第二连接器的第一芯片连接器的第一半导体芯片，第一半导体芯片的第一芯片连接器的第一连接器和第二连接器插入连接窗口。半导体封装可包括介电层，介电层覆盖第一半导体芯片以填充腔体和连接窗口同时暴露第一芯片第一连接器和第一芯片第二连接器的端部。半导体封装可包括设置在介电层上的外部连接器。半导体封装可包括设置在嵌入式基板的第二表面上且包括第二芯片第一连接器和第二芯片第二连接器的第二半导体芯片，第二芯片第一连接器连接至第一芯片第一连接器。半导体封装可包括将第二芯片第二连接器电联接至外部连接器的导电互连结构。
[0004]根据一个实施例，半导体封装进一步包括第三半导体芯片，第三半导体芯片设置在嵌入式基板的第二表面上并且联接至第三芯片连接器的第一连接器，第三芯片连接器的第一连接器连接至第一芯片连接器的第二连接器，其中，第二半导体芯片和第三半导体芯片在彼此不垂直重叠的情况下并排定位。
[0005]根据一个实施例，半导体封装进一步包括保护层，保护层设置在嵌入式基板的第二表面上以大致覆盖第二半导体芯片和第三半导体芯片。
[0006]根据一个实施例，保护层包含环氧模塑料(EMC)材料。
[0007]根据一个实施例，导电连接结构包含:第一内部连接器，其设置在嵌入式基板的第二表面上并连接至第二半导体芯片的第二芯片连接器的第二连接器;第一过孔部分，其穿透嵌入式基板并连接至第一内部连接器;第二过孔部分，其穿透嵌入式基板的第一表面上的介电层并连接至第一过孔部分；以及第二内部连接器，其设置在介电层上并将第二过孔部分连接至外部连接器。
[0008]根据一个实施例，导电连接结构进一步包括:第一线迹图案，其设置在嵌入式基板的第一表面上将第一过孔部分连接至第二过孔部分；以及第二线迹图案，其设置在介电层上。
[0009]根据一个实施例，其中，第一芯片连接器的第一连接器和第二连接器的端部从介电层的与第一半导体芯片相对的表面突出；以及第一芯片连接器的第一连接器和第二连接器的突出的端部的高度大致等于第一内部连接器的高度。
[0010]根据一个实施例，其中，第一芯片连接器的第一连接器和第二连接器各自具有垂直长度，第一芯片连接器的第一连接器的垂直长度大于连接窗口穿透的腔体的底部的厚度，以及第一芯片连接器的第二连接器的垂直长度大于连接窗口穿透的腔体的底部的厚度。
[0011]根据一个实施例，第一芯片连接器的第一连接器和第二连接器为凸块。
[0012]根据一个实施例，其中，介电层延伸以覆盖嵌入式基板的第一表面；以及介电层填充连接窗口以暴露嵌入式基板的第二表面。
[0013]根据一个实施例，半导体封装进一步包括粘结层，粘结层将第一半导体芯片固定至腔体的底部。
[0014]根据一个实施例，连接窗口为穿透腔体的底部的中央部分的单沟槽或单孔。
[0015]根据一个实施例，连接窗口包含分别穿透腔体的底部的两个边缘的一对沟槽。
[0016]根据一个实施例，其中，第一半导体芯片的第一芯片连接器的第一连接器穿透一对沟槽中的一个沟槽，以及第一半导体芯片的第一芯片连接器的第二连接器穿透一对沟槽中的另一个沟槽。
[0017]根据一个实施例，第一芯片连接器的垂直高度大于第二芯片连接器的垂直高度。
[0018]根据一个实施例，半导体封装可包括嵌入式基板，嵌入式基板包括在嵌入式基板的第一表面处开口的腔体并包括穿透腔体的底部打开嵌入式基板的第二表面的连接窗口， 嵌入式基板的第二表面与第一表面相对。半导体封装可包括设置在腔体中并联接至第一芯片连接器的第一半导体芯片，第一半导体芯片的第一芯片连接器插入连接窗口。半导体封装可包括填充腔体和连接窗口以暴露第一芯片连接器的端部并覆盖第一半导体芯片的介电层。半导体封装可包括设置在嵌入式基板的第二表面上且联接至第二芯片连接器的第二半导体芯片，第二半导体芯片的第二芯片连接器连接至至少一个第一芯片连接器。
[0019]根据一个实施例，半导体封装进一步包括设置在嵌入式基板的第二表面上的第三半导体芯片，其中，第二半导体芯片和第三半导体芯片在彼此不垂直重叠的情况下并排定位。
[0020]根据一个实施例，其中，第三半导体芯片联接至第三芯片连接器，以及至少一个第三芯片连接器连接至第一半导体芯片的第一芯片连接器的另一个。[0021 ]根据一个实施例，第一芯片连接器各自具有大于连接窗口穿透的腔体的底部的厚度的垂直长度。
[0022]根据一个实施例，半导体封装可包括嵌入式基板，嵌入式基板包括其中的腔体和腔体的底部中的连接窗口。半导体封装可包括设置在腔体中并联接至芯片连接器的半导体芯片，半导体芯片的芯片连接器插入连接窗口。半导体封装可包括填充腔体和连接窗口并被配置以暴露芯片连接器的端部且大致覆盖半导体芯片的介电层。
[0023]根据一个实施例，可提供包括封装的存储卡。封装可包括嵌入式基板，嵌入式基板包括在嵌入式基板的第一表面处开口的腔体并包括穿透腔体的底部打开嵌入式基板的第二表面的连接窗口，嵌入式基板的第二表面与第一表面相对。封装可包括设置在腔体中并联接至包括第一连接器和第二连接器的第一芯片连接器的第一半导体芯片，第一半导体芯片的第一芯片连接器的第一连接器和第二连接器插入连接窗口。封装可包括介电层，介电层填充腔体和连接窗口以暴露第一芯片连接器的第一连接器和第二连接器的端部并覆盖第一半导体芯片。封装可包括设置在介电层上的外部连接器。封装可包括设置在嵌入式基板的第二表面上且联接至第二芯片连接器的第一连接器的第二半导体芯片，第二半导体芯片的第二芯片连接器的第一连接器连接至第一芯片连接器的第一连接器。封装可包括将第二芯片连接器的第二连接器电连接至外部连接器的导电连接结构。
[0024]根据一个实施例，可提供包括封装的存储卡。封装可包括嵌入式基板，嵌入式基板包括在嵌入式基板的第一表面处开口的腔体并包括穿透腔体的底部打开嵌入式基板的第二表面的连接窗口，嵌入式基板的第二表面与第一表面相对。封装可包括设置在腔体中并联接至第一芯片连接器的第一半导体芯片，第一半导体芯片的第一芯片连接器插入连接窗口。封装可包括填充腔体和连接窗口以暴露第一芯片连接器的端部并覆盖第一半导体芯片的介电层。封装可包括设置在嵌入式基板的第二表面上且联接至第二芯片连接器的第二半导体芯片，第二半导体芯片的第二芯片连接器连接至至少一个第一芯片连接器。
[0025]根据一个实施例，可提供包括封装的存储卡。封装可包括嵌入式基板，嵌入式基板包括其中的腔体和腔体的底部中的连接窗口。封装可包括设置在腔体中并联接至芯片连接器的半导体芯片，半导体芯片的芯片连接器插入连接窗口。封装可包括填充腔体和连接窗口并被配置以暴露芯片连接器的端部及大致覆盖半导体芯片的介电层。
[0026]根据一个实施例，可提供包括封装的电子系统。封装可包括嵌入式基板，嵌入式基板包括在嵌入式基板的第一表面处开口的腔体并包括穿透腔体的底部打开嵌入式基板的第二表面的连接窗口，嵌入式基板的第二表面与第一表面相对。封装可包括设置在腔体中并联接至包括第一连接器和第二连接器的第一芯片连接器的第一半导体芯片，第一半导体芯片的第一芯片连接器的第一连接器和第二连接器插入连接窗口。封装可包括介电层，介电层填充腔体和连接窗口以暴露第一芯片连接器的第一连接器和第二连接器的端部并覆盖第一半导体芯片。封装可包括设置在介电层上的外部连接器。封装可包括设置在嵌入式基板的第二表面上且联接至第二芯片连接器的第一连接器的第二半导体芯片，第二半导体芯片的第二芯片连接器的第一连接器连接至第一芯片连接器的第一连接器。封装可包括将第二芯片连接器的第二连接器电连接至外部连接器的导电连接结构。
[0027]根据一个实施例，可提供包括封装的电子系统。封装可包括嵌入式基板，嵌入式基板包括在嵌入式基板的第一表面处开口的腔体并包括穿透腔体的底部打开嵌入式基板的第二表面的连接窗口，嵌入式基板的第二表面与第一表面相对。封装可包括设置在腔体中并联接至第一芯片连接器的第一半导体芯片，第一半导体芯片的第一芯片连接器插入连接窗口。封装可包括填充腔体和连接窗口以暴露第一芯片连接器的端部并覆盖第一半导体芯片的介电层。封装可包括设置在嵌入式基板的第二表面上且联接至第二芯片连接器的第二半导体芯片，第二半导体芯片的第二芯片连接器连接至至少一个第一芯片连接器。
[0028]根据一个实施例，可提供包括封装的电子系统。封装可包括嵌入式基板，嵌入式基板包括其中的腔体和腔体的底部中的连接窗口。封装可包括设置在腔体中并联接至芯片连接器的半导体芯片，半导体芯片的芯片连接器插入连接窗口。封装可包括填充腔体和连接窗口并被配置为暴露芯片连接器的端部以大致覆盖半导体芯片的介电层。【附图说明】
[0029]图1是示出根据一个实施例的半导体封装的示例的代表的剖视图。
[0030]图2和3分别是根据一个实施例的包括在半导体封装中的嵌入式基板的示例的代表的剖视图和平面图。
[0031]图4是示出根据一个实施例的半导体封装的示例的代表的剖视图。[〇〇32]图5是示出根据一个实施例的半导体封装的示例的代表的剖视图。[〇〇33]图6是示出根据一个实施例的半导体封装的示例的代表的剖视图。
[0034]图7是根据一个实施例的包括在半导体封装中的嵌入式基板的示例的代表的平面图。[〇〇35]图8是示出根据一个实施例的半导体封装的示例的代表的剖视图。[〇〇36]图9是示出根据一个实施例的半导体封装的示例的代表的剖视图。
[0037]图10是示出根据一个实施例的应用包括封装的存储卡的电子系统的示例的代表的框图。
[0038]图11是示出根据一个实施例的包括封装的电子系统的示例的代表的框图。【具体实施方式】[〇〇39]应理解的是，尽管术语第一、第二、第三等在本文中可用于描述各种元件，但这些元件不应被这些术语限制。这些术语仅用于区别一个元件与另一个元件。因此，在不脱离本公开的教导的情况下，在一些实施例中的第一元件可在其他实施例中被叫做第二元件。
[0040]还应理解的是，当一个元件被称为位于另一个元件“上”、“上面”、“上方”、“下”、 “下面”或“下方”时，其可直接接触其它元件或至少一个中间元件可存在于其间。因此，在本文中使用的诸如“上”、“上面”、“上方”、“下”、“下面”、“下方”等术语仅为描述特定实施例的目的而并不旨在限制本公开的范围。[0041 ]应进一步理解的是，当一个元件被称为“连接”或“联接”至另一个元件时，其可直接连接或联接至其它元件或可存在中间元件。相反地，当一个元件被称为“直接连接”或“直接联接”至另一个元件时，不存在中间元件。用于描述元件或层之间的关系的其它词语应该以同样的方式解释。在本文中使用的术语“半导体芯片”可通过使用例如管芯切割(die sawing)过程将具有多个集成电路的半导体基板分为多个片(pieces)来获得。
[0042]半导体芯片可相当于存储芯片或非存储芯片。存储芯片可包括集成在半导体基板上和/或在半导体基板中的动态随机存取存储(DRAM)电路、静态随机存取存储(SRAM)电路、 闪速电路、磁性随机存取存储(MRAM)电路、电阻式随机存取存储(ReRAM)电路、铁电随机存取存储(FeRAM)电路或相变随机存取存储(PcRAM)电路。非存储芯片可包括集成在半导体基板上和/或在半导体基板中的逻辑电路或模拟电路。在一些情况下，在本文中使用的术语 “半导体基板”可被解释为在其中形成集成电路的半导体芯片或半导体管芯。
[0043]各种实施例可涉及半导体封装、包括其的存储卡以及包括其的电子系统。
[0044]图1是示出根据一个实施例的半导体封装10的示例的代表的剖视图。图2和图3分别是根据一个实施例的包括在半导体封装中的嵌入式基板的示例的代表的剖视图和平面图。
[0045]参照图1，半导体封装10可包括设置在腔体110中的第一半导体芯片200,腔体110 设置在嵌入式基板1〇〇的主体中。嵌入式基板1〇〇可以是包括介电材料的基板或层且可以是具有彼此面对的第一表面101和第二表面103的板型构件。
[0046]如图1和图2所示，腔体110可被配置为在嵌入式基板100的第一表面101处开口且朝向第二表面103下凹。腔体110的宽度可大于第一半导体芯片200的宽度使得至少一个第一半导体芯片200可被设置在腔体110中。腔体110可被设置为具有大于第一半导体芯片200 的厚度的深度。然而，在一些实施例中，腔体110的深度可小于第一半导体芯片200的厚度。 在这种不例中，第一半导体芯片200的一部分可从嵌入式基板100的第一表面101突出。例如，第一半导体芯片200的与第二表面103相对的第三表面201可被置于一个水平(level)， 其高于嵌入式基板100的第一表面101。在实施例中，腔体110可被设置使得第一半导体芯片 200的第三表面201可大致与嵌入式基板100的第一表面101共面。
[0047]连接窗口 130可被设置为穿透嵌入式基板100的对应腔体110的底部111的一部分。 连接窗口 130可提供插入第一半导体芯片200的第一芯片连接器210(218和219)的一个空间。第一芯片连接器210可被设置在第一半导体芯片200的朝向腔体110的底部111的第四表面203上以将第一半导体芯片200电连接至其它元件。第一芯片连接器210可被设置在第一半导体芯片200的第四表面203的中央部分上。如图2和图3所示，插入第一芯片连接器210 (218和219)的连接窗口 130可穿过腔体110的底部111的中央部分以具有通孔形状。连接窗口 130可具有四边形形状如，例如但不限于，平面图中的矩形形状。[〇〇48]粘结绝缘层400可被设置在第一半导体芯片200的第四表面203和腔体110的底部 111之间。粘结绝缘层400可被设置为将第一半导体芯片200固定至腔体110的底部111。
[0049]第一芯片连接器210可以是凸块，例如连接至第一半导体芯片200的芯片焊盘(未示出)的柱状凸块。第一芯片连接器210可具有大于腔体110的底部111的厚度D的垂直长度 L。由于第一芯片连接器210的长度L大于腔体110的底部111的厚度D，当第一半导体芯片200 设置在腔体110中时，第一芯片连接器210的与第一半导体芯片200相对的端部211可突出连接窗口 130—定高度。
[0050]半导体封装10可进一步包括填充嵌入式基板100的腔体110的介电层300。介电层 300可延伸以覆盖第一半导体芯片200的第三表面201和嵌入式基板100的第一表面101。介电层300可通过将层压积层膜(laminted build up film)或层压介电片(sheet)堆叠在嵌入式基板100上来设置。可选地，介电层300可通过涂覆介电材料或介电树脂材料填充腔体 110来设置。介电层300可以是绝缘层以覆盖并保护第一半导体芯片200。[〇〇51]介电层300可包括大致填充腔体110并覆盖第一半导体芯片200的第一介电部分 310。介电层300可包括填充连接窗口 130的第二介电部分330。第二介电部分330可填充连接窗口 130中的空间以包围并绝缘插入连接窗口 130的第一芯片连接器210。第二介电部分330 可填充连接窗口 130以不在嵌入式基板100的第二表面103上延伸。另外，第一介电部分310 可具有与嵌入式基板100相对的第五表面301。第二介电部分330可具有与第一半导体芯片 200相对的第六表面303。在这种示例中，第一芯片连接器210的端部211可从第二介电部分330的第六表面303突出一定高度。[〇〇52]半导体封装10可进一步包括安装在嵌入式基板100的第二表面103上的第二半导体芯片800。第二半导体芯片800可包括第二芯片连接器810以将第二半导体芯片800电连接至其他元件。第二半导体芯片800可具有与第一半导体芯片200大致相同的功能或形状。然而，在一些实施例中，第二半导体芯片800可以是具有不同于第一半导体芯片200的功能或不同于第一半导体芯片200的形状的半导体芯片。第二芯片连接器810可以是芯片焊盘或凸块。第二芯片连接器810的垂直长度或高度可小于第一芯片连接器210的垂直长度L。[〇〇53]参照图1，第二半导体芯片800可安装在嵌入式基板100的第二表面103上使得第二芯片连接器810的至少一个第一连接器812电连接至第一芯片连接器210的至少一个第一连接器218。第二芯片连接器810的第一连接器812可直接与第一芯片连接器210的第一连接器 218结合。[〇〇54]由于第一芯片连接器210的第一连接器218的端部211从第二介电部分330的第六表面303突出，第二芯片连接器810的第一连接器812可直接与第一芯片连接器210的第一连接器218的突出的端部211结合。导电粘结层450例如第一导电粘结层451可被引入以结合第二芯片连接器810的第一连接器812与第一芯片连接器210的第一连接器218。第一导电粘结层451可包括焊锡材料。第一导电粘结层451可设置在第二芯片连接器810的第一连接器812 上以具有凸块形状，且第一芯片连接器210的第一连接器218的突出的端部211可被渗透或嵌入到第一导电粘结层451中。如图1所示，第一芯片连接器210的第一连接器218的突出的端部211被渗透到第一导电粘结层451中并被第一导电粘结层451包围。因此，可改善第一连接器218和第一导电粘结层451之间的相干性。[〇〇55]外部连接器700可设置在介电层300的第五表面301上以将半导体封装10电连接至外部装置，如，例如但不限于，外部模块板。外部连接器700可以是诸如焊锡球的连接构件。 由于外部连接器700被设置在介电层300的与嵌入式基板100相对的第五表面301上，设置第二半导体芯片800的空间可以被设置在嵌入式基板100的与外部连接器700相对的第二表面 103上。因为第二半导体芯片800被安装在嵌入式基板100的第二表面103上，半导体封装10 可被实现为具有包括嵌入在嵌入式基板100和介电层300之间的第一半导体芯片200以及安装在嵌入式基板100上的第二半导体芯片800的混合嵌入式封装形式。因此，半导体封装 10的厚度可被减小，或在半导体封装10的有限厚度中设置在半导体封装10中的半导体芯片的数量可被增加。[〇〇56]参照图1，半导体封装10可进一步包括设置在嵌入式基板100和介电层300中以将外部连接器700电连接至第二半导体芯片800的导电连接结构500。嵌入在嵌入式基板100中并由介电层300覆盖的第一半导体芯片200可通过第二半导体芯片800和导电连接结构500 被电连接至外部连接器700。导电连接结构500可被配置为包括位于不同水平的多个互连线迹图案(trace pattern)以及设置在多个互连线迹图案，像例如但不限于印刷电路板(PCB) 的电路互连结构之间的至少一个过孔部分。导电连接结构500可包括诸如各种金属材料的各种导电材料中的至少一种。例如，导电连接结构500可包括铜材料或包含铜的合金。[〇〇57]导电连接结构500可包括设置在嵌入式基板100的第二表面103上的第一内部连接器518并被电连接至第二半导体芯片800的第二芯片连接器810的第二连接器815。第一内部连接器518可对应设置在嵌入式基板100的第二表面103上的接地焊盘(landing pad)并当第二半导体芯片800被安装在嵌入式基板100的第二表面103上时可与第二芯片连接器810 的第二连接器815对齐且连接至第二连接器815。第二导电粘结层455可被设置为结合第二芯片连接器810的第二连接器815与第一内部连接器518。第二导电粘结层455可包括焊锡材料。第二半导体芯片800可被安装在嵌入式基板100上使得第二芯片连接器810的第二连接器815分别与第一内部连接器518对齐并与其结合，且第二芯片连接器810的第一连接器812 分别与第一芯片连接器210的第一连接器218对齐并与其结合。第一芯片连接器210的第一连接器218的长度L可被确定使得第一芯片连接器210的第一连接器218的突出的端部211的高度大致等于第一内部连接器518的高度，以为了第二半导体芯片800的水平平衡。[〇〇58]导电连接结构500可包括大致穿透嵌入式基板100的第一过孔部分538。第一过孔部分538可被连接至第一内部连接器518以作为内部连接器。第一过孔部分538可包括诸如金属材料的导电材料。例如，第一过孔部分538可包括铜材料或包含铜的合金。第一过孔部分538可从嵌入式基板100的第二表面103延伸至第一表面101以穿透嵌入式基板100。例如， 第一过孔部分538可对应于穿过嵌入式基板100的邻近腔体110的主体的贯通电极。[〇〇59]导电连接结构500可包括大致穿透嵌入式基板100的第一表面101上的介电层300的第二过孔部分578。第二过孔部分578可电连接至第一过孔部分538。第二过孔部分578可与第一过孔部分538垂直对齐并连接至第一过孔部分538。在这种示例中，第一过孔部分538 和第二过孔部分578可构成单个统一过孔结构。当第二过孔部分578与第一过孔部分538不垂直对齐并与第一过孔部分538侧向隔开时，第二过孔部分578可通过第一线迹图案558电连接至第一过孔部分538。第一线迹图案558可设置在嵌入式基板100的第一表面101上。第二过孔部分578可通过作为接地焊盘的第二内部连接器597电连接至外部连接器700中的一个，外部连接器700被附接至第二内部连接器597。例如，第二内部连接器597可被设置在第二过孔部分578和外部连接器700之间。
[0060]第二内部连接器597可被设置在介电层300的第五表面301上，且多个第二线迹图案590也可被设置在介电层300的第五表面301上。覆盖第二线迹图案590并暴露第二内部连接器597的掩膜层600可设置在介电层300上。掩膜层600可以是介电层。例如，掩膜层600可包括阻焊材料。介电层300的第五表面301可提供设置外部连接器700和第二线迹图案590的区域。
[0061]参照图1，半导体封装10可进一步包括安装在嵌入式基板100的第二表面103上的邻近第二半导体芯片800的第三半导体芯片900。例如，第二半导体芯片800和第三半导体芯片900可在不彼此垂直重叠的情况下并排定位。第三半导体芯片900可具有与第一半导体芯片200和第二半导体芯片800中的任何一个大致相同的功能或形状。然而，在一些实施例中，第三半导体芯片900可以是具有不同于第一半导体芯片200和第二半导体芯片800功能的功能或具有不同于第一半导体芯片200和第二半导体芯片800形状的形状的半导体芯片。 第三半导体芯片900可被安装在嵌入式基板100的第二表面103上使得第三半导体芯片900 的第三芯片连接器910的第一连接器912的至少一个电连接至第一芯片连接器210的第二连接器219的至少一个。第三芯片连接器910的第一连接器912可直接与第一芯片连接器210的第二连接器219结合并电连接至第二连接器219。[〇〇62]由于第一芯片连接器210的第二连接器219的端部211从第二介电部分330的第六表面303突出，第三芯片连接器910的第一连接器912可直接与第一芯片连接器210的第二连接器219的突出的端部211结合。导电粘结层450,例如第三导电粘结层453可被引入以结合第三芯片连接器910的第一连接器912与第一芯片连接器210的第二连接器219。第三导电粘结层453可包括焊锡材料。第三导电粘结层453可被设置在第三芯片连接器910的第一连接器912上以具有凸块形状，且第一芯片连接器210的第二连接器219的突出的端部211可被渗透或嵌入到第三导电粘结层453中。[〇〇63]外部连接器709可被设置在介电层300的第五表面301上以将半导体封装10电连接至外部装置，如，例如但不限于，外部模块板。导电连接结构500可被设置为将外部连接器 709电连接至第三半导体芯片900。嵌入在嵌入式基板100中且由介电层300覆盖的第一半导体芯片200可通过第三半导体芯片900和导电连接结构500被电连接至外部连接器709。导电连接结构500可包括设置在嵌入式基板100的第二表面103上的第三内部连接器519并被电连接至第三半导体芯片900的第三芯片连接器910的第二连接器915。第三内部连接器519可对应于设置在嵌入式基板100的第二表面103上的接地焊盘，并可当第三半导体芯片900被安装在嵌入式基板100的第二表面103上时与第三芯片连接器910的第二连接器915对齐并连接至第二连接器915。第四导电粘结层457可被设置以结合第三芯片连接器910的第二连接器915与第三内部连接器519。第四导电粘结层457可包括焊锡材料。第三半导体芯片900 可被安装在嵌入式基板100上使得第三芯片连接器910的第二连接器915分别与第三内部连接器519对齐并与其结合，第三芯片连接器910的第一连接器912分别与第一芯片连接器210 的第二连接器219对齐并与其结合。第一芯片连接器210的第二连接器219的长度L可被确定使得第一芯片连接器210的第二连接器219的突出的端部211的高度大致等于第三内部连接器519的高度，以为了第三半导体芯片900的水平平衡。[〇〇64]导电连接结构500可包括大致穿透嵌入式基板100的第三过孔部分539。第三过孔部分539可被连接至第三内部连接器519以作为内部连接器。第三过孔部分539可包括诸如金属材料的导电材料。例如，第三过孔部分539可包括铜材料或包含铜的合金。第三过孔部分539可从嵌入式基板100的第二表面103延伸至第一表面101以穿透嵌入式基板100。例如， 第三过孔部分539可对应于穿过嵌入式基板100的邻近腔体110的主体的贯通电极。[〇〇65]导电连接结构500可包括大致穿透嵌入式基板100的第一表面101上的介电层300的第四过孔部分579。第四过孔部分579可被电连接至第三过孔部分539。第四过孔部分579 可与第三过孔部分539垂直对齐并连接至第三过孔部分539。在示例中，第三过孔部分539和第四过孔部分579可构成单个统一过孔结构。当第四过孔部分579与第三过孔部分539不垂直对齐并与第三过孔部分539侧向隔开时，第四过孔部分579可被电连接至第三过孔部分 539。第三线迹图案559可被设置在第一介电部分310的与嵌入式基板100相对的第五表面 301上。第四过孔部分579可通过作为接地焊盘的第四内部连接器599被电连接至一个外部连接器709，外部连接器709可被附接至第四内部连接器599。例如，第四内部连接器599可被设置在第四过孔部分579和外部连接器709之间。
[0066]半导体封装10可进一步包括设置在嵌入式基板100的第二表面103上以覆盖并保护第二半导体芯片800和第三半导体芯片900的保护层650。保护层650可包括包含环氧模塑料(EMC)材料的模制层。
[0067]图4是示出根据一个实施例的半导体封装20的示例的代表的剖视图。关于图4,与在图1、图2和图3中使用的相同的参考数字表示相同的元件。因此，与参照图1、图2和图3提出的相同的元件的描述将被省略或简要提及以避免重复描述。
[0068]参照图4,半导体封装20可包括设置在腔体110中的第一半导体芯片200,腔体110 设置在嵌入式基板100的主体中。腔体110可被设置为在嵌入式基板100的第一表面101处开口并朝向第二表面103下凹。第一半导体芯片200的第三表面201可位于高于或低于嵌入式基板100的第一表面101的水平处。可选地，第一半导体芯片200的第三表面201可位于大致与嵌入式基板100的第一表面101共面的水平处。
[0069]连接窗口 130可被设置为穿透嵌入式基板100的对应腔体110的底部111的一部分。 连接窗口 130可提供插入第一芯片连接器210(218和219)的空间。粘结绝缘层400可被设置在第一半导体芯片2〇〇的第四表面203和腔体110的底部111之间。
[0070]由于诸如凸块的第一芯片连接器210的垂直长度L大于腔体110的底部111的厚度 D，所以当第一半导体芯片200被设置在腔体110中时，第一芯片连接器210的与第一半导体芯片200相对的端部211可从填充连接窗口 130的介电层300的第六表面303突出预定高度 Hl〇[〇〇71]半导体封装20可进一步包括设置在嵌入式基板100和介电层300中的导电连接结构500。导电连接结构500可被电连接至外部连接器700且可被设置为具有电路互连结构。导电连接结构500可包括设置在嵌入式基板100的第二表面103上的第一内部连接器518和第三内部连接器519。导电连接结构500可包括穿透嵌入式基板100的第一过孔部分538和第三过孔部分539。第一内部连接器518可被连接至第一过孔部分538,且第三内部连接器519 可被连接至第三过孔部分539。导电连接结构500可包括大致穿透嵌入式基板100的第一表面101上的介电层300的第二过孔部分578和第四过孔部分579。第二过孔部分578可被电连接至第一过孔部分538，且第四过孔部分579可被电连接至第三过孔部分539。导电连接结构 500可进一步包括用于将第二过孔部分578电连接至第一过孔部分538的第一线迹图案558。 第一线迹图案558可被设置在嵌入式基板100的第一表面101上。第二过孔部分578和第四过孔部分579可分别通过作为接地焊盘的第二内部连接器597和第四内部连接器599电连接至外部连接器700和709。第二线迹图案590可被设置在介电层300上。[〇〇72]第一半导体芯片200的第一芯片连接器210可被暴露在介电层300的第六表面303处以被连接至外部装置，且第一内部连接器518和第三内部连接器519还可被暴露在嵌入式基板100的第二表面103处以被连接至外部装置。这种半导体封装20可被堆叠在具有与半导体封装20相似的形状的另一个半导体封装上以构成堆叠封装。在一个实施例中，第一内部连接器518和第三内部连接器519可通过互连构件例如重新分配互连线(未示出)电连接至第一半导体芯片200的第一芯片连接器210。因此，第一半导体芯片200可被电连接至外部连接器700和709。[〇〇73]图5是示出根据一个实施例的半导体封装30的示例的代表的剖视图。关于图5,与在图1、图2和图3中使用的相同的参考数字表示相同的元件。因此，与参照图1、图2和图3提出的相同的元件的描述将被省略或简要提及以避免重复描述。[〇〇74]参照图5,半导体封装30可包括设置在腔体110中的第一半导体芯片200,腔体110 设置在嵌入式基板100的主体中。腔体110可被设置为在嵌入式基板100的第一表面101处开口并朝向第二表面103下凹。第一半导体芯片200的第三表面201可位于高于或低于嵌入式基板100的第一表面101的水平处。可选地，第一半导体芯片200的第三表面201可位于大致与嵌入式基板100的第一表面101共面的水平处。
[0075]连接窗口 130可被设置为穿透嵌入式基板100的对应腔体110的底部111的一部分。 连接窗口 130可提供插入第一芯片连接器210的空间。粘结绝缘层400可被设置在第一半导体芯片200的第四表面203和腔体110的底部111之间。
[0076]由于诸如凸块的第一芯片连接器210的垂直长度L大于腔体110的底部111的厚度 D，所以当第一半导体芯片200被设置在腔体110中时，第一芯片连接器210的与第一半导体芯片200相对的端部211可从填充连接窗口 130的介电层300的第六表面303突出预定高度 Hl〇[〇〇77]半导体封装30可被配置为具有第一半导体芯片200被嵌入由嵌入式基板100和介电层300组成的封装主体中的形式。第一芯片连接器210可位于第一半导体芯片200的中央部分。由于第一芯片连接器210的端部211从介电层300的第六表面303突出，连接构件可直接连接至第一芯片连接器210的端部211。因此，可能没有必要移除第二介电部分330的一部分以暴露第一芯片连接器210。
[0078]图6是示出根据一个实施例的半导体封装40的示例的代表的剖视图。图7是示出包括在图6所示的半导体封装40中的嵌入式基板的示例的代表的平面图。[〇〇79]参照图6和图7,半导体封装40可包括设置在腔体4110中的第一半导体芯片4200，腔体4110设置在嵌入式基板4100的主体中。嵌入式基板4100可以是包括介电材料的基板或层且可以是具有彼此相对的第一表面4101和第二表面4103的板型构件。
[0080]如图6和图7所示，腔体4110可被配置为在嵌入式基板4100的第一表面4101处开口且朝向第二表面4103下凹。腔体4110的宽度可大于第一半导体芯片4200的宽度，且腔体 4110可具有凹槽形状。第一半导体芯片4200的与第二表面4103相对的第三表面4201可位于高于或低于嵌入式基板4100的第一表面4101的水平。可选地，第一半导体芯片4200的第三表面4201可大致上与嵌入式基板4100的第一表面4101共面。[〇〇811连接窗口 4130可被设置为穿透腔体4110的底部4111的一部分。连接窗口 4130可提供插入第一半导体芯片4200的第一芯片连接器4210(4218和4219)的空间。第一芯片连接器 4210可被设置在第一半导体芯片4200的朝向腔体4110的底部4111的第一半导体芯片4200 的第四表面4203上以将第一半导体芯片4200电连接至其它元件。第一芯片连接器4210可被设置在第一半导体芯片4200的第四表面4203的两个边缘上。如图6和图7所示，插入第一芯片连接器4210的连接窗口 4130可穿过腔体4110的底部4111的两个边缘以具有通孔形状或沟槽形状。因此，连接窗口 4130可包括穿过腔体4110的底部4111的一个边缘的第一连接窗口 4131。连接窗口 4130可包括穿过腔体4110的底部4111的另一个边缘的第二连接窗口 4133。第一连接窗口 4131和第二连接窗口 4133可具有相同的形状。[〇〇82]粘结绝缘层4400可被设置在第一半导体芯片4200的第四表面4203和腔体4110的底部4111之间。粘结绝缘层4400可被设置为将第一半导体芯片4200固定至腔体4110的底部 4111〇[〇〇83]第一半导体芯片4200的第一芯片连接器4210可具有垂直长度L。垂直长度L大于腔体4110的底部4111的厚度D。[〇〇84]半导体封装40可进一步包括填充嵌入式基板4100的腔体4110的介电层4300。介电层4300可延伸以覆盖第一半导体芯片4200的第三表面2401和嵌入式基板4100的第一表面4101。介电层4300可包括大致填充腔体4110并覆盖第一半导体芯片4200的第一介电部分 4310和填充连接窗口 4130的第二介电部分4330。[〇〇85]第二介电部分4330可填充连接窗口 4130中的空间以包围并绝缘插入连接窗口 4130的第一芯片连接器4210。第二介电部分4330可填充连接窗口4130以不在嵌入式基板 4100的第二表面4103上延伸。第一介电部分4310可具有与嵌入式基板4100相对的第五表面 4301。第二介电部分4330可具有与第一半导体芯片4200相对的第六表面4303。在示例中，第一芯片4210的端部4211可从第二介电部分4330的第六表面4303突出一定高度。[〇〇86]半导体封装40可进一步包括安装在嵌入式基板4100的第二表面4103上的第二半导体芯片4800。第二半导体芯片4800可包括第二芯片连接器4810以将第二半导体芯片4800 电连接至其他元件。第二半导体芯片4800可安装在嵌入式基板4100的第二表面4103上使得第二芯片连接器4810的至少一个第一连接器4812被电连接至第一芯片连接器4210的至少一个第一连接器4218。第二芯片连接器4810的第一连接器4812可直接与第一芯片连接器 4210的第一连接器4218结合。导电粘结层4450,例如第一导电粘结层4451可被引入以结合第二芯片连接器4810的第一连接器4812与第一芯片连接器4210的第一连接器4218。第一导电粘结层4451可包括焊锡材料。外部连接器700可被设置在介电层4300的第五表面4301上以将半导体封装40电连接至外部装置，如，例如但不限于，外部模块板。[〇〇87]半导体封装40可进一步包括设置在嵌入式基板4100和介电层4300中以将外部连接器4700电连接至第二半导体芯片4800的导电连接结构4500。嵌入在嵌入式基板4100中并用介电层4300覆盖的第一半导体芯片4200可通过第二半导体芯片4800和导电连接结构 4500电连接至外部连接器4700。导电连接结构4500可包括设置在嵌入式基板4100的第二表面4103上的第一内部连接器4518且被电连接至第二半导体芯片4800的第二芯片连接器 4810的第二连接器4815。第二导电粘结层4455可被设置以结合第二芯片连接器4810的第二连接器4815与第一内部连接器4518。第二导电粘结层4455可包括焊锡材料。第二半导体芯片4800可被安装在嵌入式基板4100上使得第二芯片连接器4810的第二连接器4815分别与第一内部连接器4518对齐并与第一内部连接器4518结合，第二芯片连接器4810的第一连接器4812分别与第一芯片连接器4210的第一连接器4218对齐并与第一连接器4218结合。 [〇〇88]导电连接结构4500可包括大致穿透嵌入式基板4100的第一过孔部分4538。第一过孔部分4538可被连接至第一内部连接器4518以作为内部连接器。第一过孔部分4538可包括大致穿透嵌入式基板4100的第一表面4101上的介电层4300的第二过孔部分4578。第二过孔部分4578可电连接至第一过孔部分4538。导电连接结构4500可进一步包括将第二过孔部分 4578电连接至第一过孔部分4538的第一线迹图案4558。作为接地焊盘的第二内部连接器 4597可将第二过孔部分4578电连接至外部连接器4700。例如，外部连接器4700可被附接至第二内部连接器4597，第二内部连接器4597可被设置在第二过孔部分4578上。[〇〇89]第二内部连接器4597可被设置在介电层4300的第五表面4301上，且多个第二线迹图案4590也可设置在介电层4300的第五表面4301上。覆盖第二线迹图案4590并暴露第二内部连接器4597的掩膜层4600可设置在介电层4300上。
[0090]半导体封装40可进一步包括安装在嵌入式基板4100的第二表面4103上的第三半导体芯片4900。第三半导体芯片4900可具有与第一半导体芯片4200和第二半导体芯片4800 中的任何一个大致相同的功能或形状。可选地，第三半导体芯片4900可以是具有不同于第一半导体芯片4200和第二半导体芯片4800功能的功能或具有不同于第一半导体芯片4200 和第二半导体芯片4800形状的形状的半导体芯片。第三半导体芯片4900可被安装在嵌入式基板4100的第二表面4103上使得第三半导体芯片4900的第三芯片连接器4910的至少一个第一连接器4912电连接至第一芯片连接器4210的至少一个第二连接器4219。第三芯片连接器4910的第一连接器4912可直接与第一芯片连接器4210的第二连接器4219结合并电连接至第二连接器4219。[〇〇91]由于第一芯片连接器4210的第二连接器4219的端部4211从第二介电部分4330的第六表面4303突出，所以第三芯片连接器4910的第一连接器4912可直接与第一芯片连接器 4210的第二连接器4219的突出的端部4211结合。导电粘结层4450例如第三导电粘结层4453 可被引入以结合第三芯片连接器4910的第一连接器4912与第一芯片连接器4210的第二连接器4219。第三导电粘结层4453可包括焊锡材料。[〇〇92]外部连接器4709可设置在介电层4300的第五表面4301上以将半导体封装40电连接至外部装置，如，例如但不限于，外部模块板。导电连接结构4500可被设置为将外部连接器4709电连接至第三半导体芯片4900。嵌入在嵌入式基板4100中并由介电层4300覆盖的第一半导体芯片4200可通过第三半导体芯片4900和导电连接结构4500电连接至外部连接器 4709。导电连接结构4500可包括设置在嵌入式基板4100的第二表面4103上的第三内部连接器4519并被电连接至第三半导体芯片4900的第三芯片连接器4910的第二连接器4915。当第三半导体芯片4900被安装在嵌入式基板4100的第二表面4103上时，第三内部连接器4519可与第三芯片连接器4910的第二连接器4915对齐并连接至第二连接器4915。第四导电粘结层 4457可被设置以结合第三芯片连接器4910的第二连接器4915与第三内部连接器4519。第四导电粘结层4457可包括焊锡材料。第三半导体芯片4900可被安装在嵌入式基板4100上使得第三芯片连接器4910的第二连接器4915分别与第三内部连接器4519对齐并与其结合，第三芯片连接器4910的第一连接器4912分别与第一芯片连接器4210的第二连接器4219对齐并与其结合。[〇〇93]导电连接结构4500可包括大致穿透嵌入式基板4100的第三过孔部分4539。第三过孔部分4539可连接至第三内部连接器4519。导电连接结构4500可进一步包括可设置在第一介电部分4310的第五表面4301上的第三线迹图案4559。第四过孔部分4579可通过作为接地焊盘的第四内部连接器4599电连接至一个外部连接器4709,外部连接器4709可被附接至第四内部连接器4599。例如，第四内部连接器4599可被设置在第四过孔部分4579和外部连接器4709之间。半导体封装40可进一步包括设置在嵌入式基板4100的第二表面4103上以覆盖并保护第二半导体芯片4800和第三半导体芯片4900的保护层4650。[〇〇94]图8和图9是示出根据一个实施例的半导体封装的示例的代表的剖视图。关于图8 和图9,与在图1、图2和图3中使用的相同的参考数字表示相同的元件。因此，与参照图1、图2 和图3提出的相同的元件的描述将被省略或简要提及以避免重复描述。
[0095]参照图8,根据一个实施例设置在半导体封装的嵌入式基板100的腔体110中的第四半导体芯片205可具有厚度T1。参照图9,根据一个实施例设置在半导体封装的嵌入式基板100的腔体110中的第五半导体芯片207可具有厚度T3。厚度T3可大于厚度T1。在这种示例中，即使图8所示的实施例的第四半导体芯片205比根据图9所示的实施例的第五半导体芯片207薄，但图8中芯片连接器210的端部211从介电层300的第六表面303突出的高度H2可大致等于图9中的芯片连接器210的端部211从介电层300的第六表面303突出的高度H3,这是因为图8和图9中所示的嵌入式基板100的底部111具有相同的厚度且图8和图9中所示的芯片连接器210具有相同的长度。在一些实施例中，芯片连接器210的端部211的高度H2和H3可以是一致的且可以在约5微米至约10微米的范围内。因此，在第二半导体芯片(图1的800)或第三半导体芯片(图1的900)被安装在嵌入式基板100的第二表面103上的情况下，芯片连接器210可甚至在不使用任何额外的凸块的情况下被直接连接至第二半导体芯片(图1的800) 或第三半导体芯片(图1的900)。如图8和图9所示，第四半导体芯片205或第五半导体芯片 207可被嵌入在腔体110中，芯片连接器210的端部211的高度H2和H3可一致而不考虑第四半导体芯片205的厚度T1和第五半导体芯片207的厚度T3。因此，总之，可防止芯片连接器210 的非暴露。即，可防止图8和图9所示的半导体封装的连接失败。
[0096]图10是示出根据一个实施例的包括包含至少一个半导体封装的存储卡1800的电子系统的示例的代表的框图。存储卡1800可包括诸如非易失性存储装置的存储器1810和存储控制器1820。存储器1810和存储控制器1820可存储数据或读取存储的数据。存储器1810 和/或存储控制器1820可包括根据一个实施例的设置在嵌入式封装中的一个或多个半导体芯片(即，参见图1-图9及相关文字)。
[0097]存储器1810可包括应用本公开的实施例的技术的非易失性存储装置。存储控制器 1820可响应于来自主机1830的读取/写入请求而控制存储器1810使得存储的数据被读出或数据被存储。
[0098]图11是示出根据一个实施例的包括至少一个封装的电子系统2710的示例的代表的框图。电子系统2710可包括控制器2711、输入/输出装置2712和存储器2713。控制器2711、 输入/输出装置2712和存储器2713可通过提供路径的总线2715彼此连接，数据可通过路径传送。[〇〇99] 在实施例中，控制器2711可包括一个或多个微处理器、数字信号处理器、微控制器和/或能够执行与这些元件相同功能的逻辑装置。控制器2711或存储器2713可包括根据本公开的实施例的半导体封装中的一个或多个(即，参见图1-图10及相关文字)。输入/输出装置2712可包括选自小键盘、键盘、显示装置、触摸屏等的至少一个。存储器2713为用于存储数据的装置。存储器2713可存储数据和/或待由控制器2711执行的命令等。
[0100]存储器2713可包括诸如DRAM的易失性存储装置和/或诸如闪速存储器的非易失性存储装置。例如，闪速存储器可被安装至诸如移动端或台式电脑的信息处理系统。闪速存储器可构成固态硬盘(SSD)。在该示例中，电子系统2710可稳定地将大量数据存储在闪速存储器系统中。
[0101]电子系统2710可进一步包括被配置为传输数据至通信网络并从通信网络接收数据的接口 2714。接口 2714可以是有线或无线类型的。例如，接口 2714可包括天线或有线或无线收发器。
[0102]电子系统2710可被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是下列中的任何一种:个人数字助理(PDA)、便携式电脑、平板电脑、移动电话、智能电话、无线电话、手提式电脑、存储卡、数字音乐系统以及信息传输/ 接收系统等。
[0103]如果电子系统2710为能够执行无线通信的设备，电子系统2710可用于通信系统，例如，CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强分时多址)、WCDMA(宽带码分多址移动通信系统)、CDMA2000、LTE(长期演进)以及Wibro(无线宽带上网)。
[0104]为了说明的目的，已经公开了本公开的实施例。本领域技术人员将理解的是，在不脱离本公开和权利要求的范围和精神的情况下，各种变型、添加和替换是可能的。
【主权项】
1.一种半导体封装，其特征在于，包括:嵌入式基板，其包含在所述嵌入式基板的第一表面处开口的腔体并包含穿透所述腔体 的底部打开所述嵌入式基板的第二表面的连接窗口，所述嵌入式基板的所述第二表面与所 述第一表面相对；第一半导体芯片，其设置在所述腔体中并联接至包括第一连接器和第二连接器的第一 芯片连接器，所述第一半导体芯片的所述第一芯片连接器的所述第一连接器和所述第二连 接器插入所述连接窗口中；介电层，其填充所述腔体和所述连接窗口以暴露所述第一芯片连接器的所述第一连接 器和所述第二连接器的端部并覆盖所述第一半导体芯片；外部连接器，其设置在所述介电层上；第二半导体芯片，其设置在所述嵌入式基板的所述第二表面上并联接至第二芯片连接 器的第一连接器，所述第二半导体芯片的所述第二芯片连接器的所述第一连接器连接至所 述第一芯片连接器的所述第一连接器；以及导电连接结构，其将所述第二芯片连接器的第二连接器电连接至所述外部连接器。2.根据权利要求1所述的半导体封装，其特征在于，进一步包括第三半导体芯片，所述 第三半导体芯片设置在所述嵌入式基板的所述第二表面上并且联接至第三芯片连接器的 第一连接器，所述第三芯片连接器的所述第一连接器连接至所述第一芯片连接器的所述第 二连接器，其中，所述第二半导体芯片和所述第三半导体芯片在彼此不垂直重叠的情况下并排定位。3.根据权利要求2所述的半导体封装，其特征在于，进一步包括保护层，所述保护层设 置在所述嵌入式基板的所述第二表面上以大致覆盖所述第二半导体芯片和所述第三半导 体芯片。4.根据权利要求3所述的半导体封装，其特征在于，所述保护层包含环氧模塑料(EMC) 材料。5.根据权利要求1所述的半导体封装，其特征在于，所述导电连接结构包含:第一内部连接器，其设置在所述嵌入式基板的所述第二表面上并连接至所述第二半导 体芯片的所述第二芯片连接器的所述第二连接器；第一过孔部分，其穿透所述嵌入式基板并连接至所述第一内部连接器；第二过孔部分，其穿透所述嵌入式基板的所述第一表面上的所述介电层并连接至所述 第一过孔部分；以及第二内部连接器，其设置在所述介电层上并将所述第二过孔部分连接至所述外部连接器。6.根据权利要求5所述的半导体封装，其特征在于，所述导电连接结构进一步包括: 第一线迹图案，其设置在所述嵌入式基板的所述第一表面上将所述第一过孔部分连接至所述第二过孔部分；以及第二线迹图案，其设置在所述介电层上。7.根据权利要求5所述的半导体封装，其特征在于，其中，所述第一芯片连接器的所述第一连接器和所述第二连接器的端部从所述介电层的与所述第一半导体芯片相对的表面突出；以及其中，所述第一芯片连接器的所述第一连接器和所述第二连接器的突出的端部的高度 大致等于所述第一内部连接器的高度。8.根据权利要求1所述的半导体封装，其特征在于，其中，所述第一芯片连接器的所述第一连接器和所述第二连接器各自具有垂直长度，其中，所述第一芯片连接器的所述第一连接器的所述垂直长度大于所述连接窗口穿透 的所述腔体的所述底部的厚度，以及其中，所述第一芯片连接器的所述第二连接器的所述垂直长度大于所述连接窗口穿透 的所述腔体的所述底部的厚度。9.根据权利要求8所述的半导体封装，其特征在于，所述第一芯片连接器的所述第一连 接器和所述第二连接器为凸块。10.根据权利要求1所述的半导体封装，其特征在于，其中，所述介电层延伸以覆盖所述嵌入式基板的所述第一表面；其中，所述介电层填充所述连接窗口以暴露所述嵌入式基板的所述第二表面。11.根据权利要求1所述的半导体封装，其特征在于，所述半导体封装进一步包括粘结 层，所述粘结层将所述第一半导体芯片固定至所述腔体的底部。12.根据权利要求1所述的半导体封装，其特征在于，所述连接窗口为穿透所述腔体的 底部的中央部分的单沟槽或单孔。13.根据权利要求1所述的半导体封装，其特征在于，所述连接窗口包含分别穿透所述 腔体的底部的两个边缘的一对沟槽。14.根据权利要求13所述的半导体封装，其特征在于，其中，所述第一半导体芯片的所述第一芯片连接器的所述第一连接器穿透一对沟槽中 的一个沟槽，其中，所述第一半导体芯片的所述第一芯片连接器的所述第二连接器穿透一对沟槽中 的另一个沟槽。15.根据权利要求1所述的半导体封装，其特征在于，所述第一芯片连接器的垂直高度 大于所述第二芯片连接器的垂直高度。16.—种半导体封装，其特征在于，包括:嵌入式基板，其包含在所述嵌入式基板的第一表面处开口的腔体并包含穿透所述腔体 的底部打开所述嵌入式基板的第二表面的连接窗口，所述嵌入式基板的所述第二表面与 所述第一表面相对；第一半导体芯片，其设置在所述腔体中并且联接至第一芯片连接器，所述第一半导体 芯片的所述第一芯片连接器插入所述连接窗口中；介电层，其填充所述腔体和所述连接窗口以暴露所述第一芯片连接器的端部并覆盖所 述第一半导体芯片；以及第二半导体芯片，其设置在所述嵌入式基板的所述第二表面上并且联接至第二芯片连 接器，所述第二半导体芯片的所述第二芯片连接器连接至至少一个所述第一芯片连接器。17.根据权利要求16所述的半导体封装，所述半导体封装进一步包括设置在所述嵌入 式基板的第二表面上的第三半导体芯片，其中，所述第二半导体芯片和所述第三半导体芯片在彼此不垂直重叠的情况下并排定位。18.根据权利要求17所述的半导体封装，其中，所述第三半导体芯片联接至第三芯片连接器，以及其中，至少一个第三芯片连接器连接至所述第一半导体芯片的第一芯片连接器的另一 个。19.根据权利要求16所述的半导体封装，所述第一芯片连接器各自具有大于连接窗口 穿透的腔体的底部的厚度的垂直长度。20.—种半导体封装，其特征在于，包括:嵌入式基板，其包括其中的腔体和在所述腔体的底部中的连接窗口；半导体芯片，其设置在所述腔体中并联接至芯片连接器，所述半导体芯片的芯片连接 器插入所述连接窗口；以及介电层，其填充所述腔体和所述连接窗口并被配置为暴露所述芯片连接器的端部以及 大致覆盖所述半导体芯片。
【文档编号】H01L23/488GK205621714SQ201521063705
【公开日】2016年10月5日
【申请日】2015年12月18日
【发明人】成基俊, 刘荣槿
【申请人】爱思开海力士有限公司