半导体封装的制作方法
【专利说明】半导体封装
[0001]本申请是申请日为2011年8月1日且发明名称为“具有保护层的半导体封装及其制作方法”的中国专利申请201110217298.8的分案申请。
技术领域
[0002]本发明是涉及一种半导体封装及其制作方法，且特别是涉及一种四方扁平无引脚(Quad Flat No Lead,QFN)封装及其制作方法。
【背景技术】
[0003]半导体封装技术包括有许多封装形态，其中属于四方扁平封装系列的四方扁平无引脚封装具有较短的信号传递路径及相对较快的信号传递速度，因此四方扁平无引脚封装适用于高频传输(例如射频频带)的芯片封装，且为低脚位(low pin count)封装型态的主流之一。
[0004]在四方扁平无引脚封装的制作方法中，先将多个芯片配置于引脚框架(leadframe)上。接着，通过多条焊线使这些芯片电性连接至引脚框架。之后，通过封装胶体来包覆部分引脚框架、这些焊线以及这些芯片。然后，通过切割(punching)或锯切(sawing)单体化上述结构而得到多个四方扁平无引脚封装。最后，提供已涂布有锡膏的印刷电路板，通过表面粘着技术(surface mounting technology，SMT)将所得到的四方扁平无引脚封装焊接至印刷电路板。
[0005]然而，由于封装胶体并非完全包覆引脚框架，因此暴露于封装胶体外的引脚框架易产生氧化现象。再者，在形成封装胶体的过程中，封装胶体与引脚框架接触的接合处容易产生不密合及空隙，以致于湿气很快地由此处渗入封装结构中，进而降低整体四方扁平无引脚封装的可靠度以及使用寿命。因此，如何有效提升四方扁平无引脚封装整体的可靠度便成为是前业界亟欲解决的重要课题之一。
【发明内容】
[0006]本发明提供一种半导体封装及其制作方法，具有优选的结构可靠度。
[0007]本发明提出一种半导体封装，包括载体、芯片、多条焊线、封装胶体以及保护层。载体具有多个第一引脚及至少一第二引脚。每一第一引脚具有第一内引脚部及第一外引脚部。第二引脚具有第二内引脚部、第二外引脚及延伸部。芯片配置于载体上。这些焊线配置于芯片、这些第一内引脚部与延伸部之间。封装胶体包覆芯片、这些焊线、这些第一内引脚部、第二内引脚部与延伸部，并暴露出延伸部的下表面。这些第一外引脚部及第二外引脚部突出封装胶体的下表面。保护层覆盖封装胶体的下表面及延伸部的下表面。
[0008]本发明还提出一种半导体封装的制作方法，其包括下述步骤。提供封装单元。封装单元包括载体、芯片、多条焊线及封装胶体。载体具有多个第一引脚及至少一第二引脚。每一第一引脚具有第一内引脚部及第一外引脚部。第二引脚具有第二内引脚部、第二外引脚部及延伸部。芯片配置于载体上。这些焊线配置于芯片、这些第一内引脚部与延伸部之间。封装胶体包覆芯片、这些焊线、这些第一内引脚部、第二内引脚部与延伸部，并暴露出延伸部的下表面。形成保护层于封装胶体的下表面上。保护层覆盖封装胶体的下表面与延伸部的下表面。
[0009]本发明还提出一种半导体封装，其包括芯片座、至少一引脚、芯片、焊线、封装胶体以及保护层。引脚邻近芯片座，其中引脚具有内引脚部、外引脚部及延伸部。芯片配置于芯片座上。焊线配置于芯片及延伸部之间。封装胶体包覆芯片、芯片座、焊线、内引脚部与延伸部，并暴露出延伸部的下表面，其中外引脚部突出封装胶体的下表面。保护层覆盖延伸部的下表面。
[0010]基于上述，由于本发明的半导体封装具有保护层，其中保护层覆盖封装胶体的下表面及这些焊球的至少部分，因此可通过该保护层来提高封装胶体与载体之间的结合力。
[0011]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0012]图1为本发明的实施例的一种半导体封装的剖面示意图。
[0013]图2A至图2C为图1的半导体封装的实施例的一种形成焊球与保护层的剖面示意图。
[0014]图3A至图3B为图1的半导体封装的另一实施例的一种形成焊球与保护层的局部步骤的剖面示意图。
[0015]图4A至图4B为图1的半导体封装的又一实施例的一种形成焊球与保护层的局部步骤的剖面示意图。
[0016]图5为图1的半导体封装的再一实施例的一种形成焊球与保护层的局部步骤的剖面示意图。
[0017]图6为图1的半导体封装的再一实施例的一种形成焊球与保护层的局部步骤的剖面示意图。
[0018]图7A及图7B为半导体封装300接合至电路板的剖面示意图。
[0019]图8为本发明的再一实施例的半导体封装的一种形成焊球与保护层的局部步骤的局部剖面示意图。
[0020]图9为图8的半导体封装接合至电路板的剖面示意图。
[0021]图10为本发明的另一实施例的一种半导体封装的剖面示意图。
[0022]图11为本发明的另一实施例的一种半导体封装的剖面示意图。
[0023]图12为本发明的另一实施例的一种半导体封装的剖面示意图。
[0024]附图标记说明
[0025]10:电路板12:接合垫
[0026]14、24:焊料
[0027 ] 100、200、300、400、500、600、700:半导体封装
[0028]110:封装单元110’:封装矩阵
[0029]112:载体113，、113”、113”，:引脚
[0030]113a:内引脚部113b:外引脚部[0031 ]113c:内接合面113d:外接合面
[0032]113e:外倾斜面113f、113g:延伸部
[0033]113h、1131:下表面114:芯片
[0034]115:芯片座115’:凹穴
[0035]115”:中心部115”’:凹陷部
[0036]116:焊线117:胶体
[0037]118:封装胶体118a:下表面
[0038]119a:第一金属镀层11%:第二金属镀层
[0039]120:焊球130、130’、230:保护层
[0040]130a、130b:保护材料130s:下表面[0041 ]230a: A阶段热固性树脂保护材料
【具体实施方式】
[0042]请参考图1为本发明的实施例的一种半导体封装的剖面示意图。半导体封装100包括封装单元110、多个焊球120以及保护层130。详细来说，封装单元110包括载体112、芯片114、多条焊线116以及封装胶体118。
[0043]载体112具有多个引脚113’、113”、113”’及芯片座115，其中每一引脚113’(或引脚113”、113”’)具有内引脚部113a、连接于内引脚部113a的外引脚部113b、位于内引脚部113a上的内接合面113c、位于外引脚部113b上的外接合面113d以及连接外接合面113d的外倾斜面113e。内引脚部113a及外引脚部113b的侧面具有凹陷面(concave profiles)，其交会处形成尖端，封装胶体118包覆尖端以上的部分载体112，亦即是内引脚部113a。内引脚部113a的厚度大于外引脚部113b的厚度，优选为内引脚部113a的厚度约为外引脚部113b的厚度的1到4倍，亦即是内引脚部113a的厚度约为整体引脚厚度的50 %到80 %。
[0044]本实施例中引脚113’为一般式(normal type)、引脚113”为扇入式(fan-1n type)以及引脚113” ’为扇出式(fan-out type)。其中扇入式引脚113”还包括延伸部(extendingport1n) 113f往外延伸，亦即往封装周围延伸。扇出式引脚113” ’还包括延伸部113g往内延伸，亦即往芯片114延伸。
[0045]芯片114配置于载体112上，通过胶体(例如是银胶或其他适当的胶材)117与芯片座115及引脚113”连接。于其他未绘示的实施中，载体112可不具有芯片座，芯片直接位于引脚113”上，在此并不加以限制芯片114的位置。
[0046]这些焊线116配置于芯片114与引脚113’、113”、113” ’之间，其中芯片114透过这些焊线116与这些引脚113’、113”、113”’电性连接。于一般式引脚113’方面，焊线116与引脚113’的接点位于内引脚部113a上，而在这些扇入式引脚113”以及这些扇出式引脚113”’方面，焊线116与引脚113”、113”’的接点位于延伸部113€及1138上。
[0047]封装胶体118包覆芯片114、这些焊