半导体封装的制作方法
【技术领域】
[0001]本发明有关于一种半导体封装，特别是有关于一种半导体封装的介层孔插塞设
i+o
【背景技术】
[0002]对半导体封装的设计而言，需要因应多功能芯片而增加输入/输出(I/O)连接数量。上述的影响会迫使印刷电路板制造商缩小线宽或线距或发展出芯片直接接触(directchip attach, DCA)半导体。然而，多功能芯片封装因增加了输入/输出(I/O)连接数量会导致热电特性问题，举例来说，散热问题、串音(crosstalk)、信号传输延迟(signalpropagat1n delay)或射频(RF)电路的电磁干扰等问题。上述热电特性问题会影响产品的可靠度和品质。
[0003]因此，在此技术领域中，有需要一种高密度的半导体封装，以改善上述缺点。
【发明内容】
[0004]有鉴于此，本发明提供一种改良式的半导体封装。
[0005]依据本发明一实施方式，提供一种半导体封装，包括:第一半导体芯片，其上具有多个焊垫；第一介层孔插塞和一第二介层孔插塞，分别设置于所述第一半导体芯片上，其中所述第一介层孔插塞连接至所述第一半导体芯片的所述多个焊垫中的至少两个。
[0006]依据本发明另一实施方式，提供一种半导体封装，包括:第一半导体芯片，其上具有第一焊垫和第二焊垫，其中所述第一焊垫和所述第二焊垫均为电源垫或接地垫；第一介层孔插塞，设置于所述第一半导体芯片上，其中所述第一介层孔插塞连接至所述第一焊垫和所述第二焊垫。
[0007]依据本发明又一实施方式，提供一种半导体封装，包括:第一半导体芯片，其上具有多个焊垫；第一介层孔插塞，设置于所述第一半导体芯片上，其中所述第一介层孔插塞连接至所述第一半导体芯片的所述焊垫，所述第一介层孔插塞的俯视形状为网筛形或环形。
[0008]本发明所提供的半导体封装利用介层孔插塞连接至配置于半导体芯片的多个焊垫，上述介层孔插塞的设计可用来改善信号完整性。
[0009]对于已经阅读后续由各附图及内容所显示的较佳实施方式的本领域的技术人员来说，本发明的各目的是明显的。
【附图说明】
[0010]图1为本发明一实施例的半导体封装的剖示图。
[0011]图2为本发明一实施例的半导体封装的第一半导体芯片的俯视图，其显示半导体封装的第一半导体芯片的介层孔插塞的布局。
【具体实施方式】
[0012]在权利要求书及说明书中使用了某些词汇来指称特定的组件。所属领域中的技术人员应可理解，硬件制造商可能会用不同的名词来称呼同样的组件。本权利要求书及说明书并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准贝1J。在权利要求书及说明书中所提及的「包括」为开放式的用语，故应解释成「包括但不限定于」。另外，「耦接」一词在此包括任何直接及间接的电气连接手段。因此，若文中描述第一装置耦接于第二装置，则代表所述第一装置可直接电连接于所述第二装置，或通过其他装置或连接手段间接地电连接至所述第二装置。
[0013]为了让本发明的目的、特征、及优点能更明显易懂，下文特举实施例，并配合所附图示，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明的用，并非用以限制本发明。且实施例中图式标号的部分重复，为了简化说明，并非意指不同实施例的间的关联性。
[0014]图1为本发明一实施例的半导体封装500的剖示图。在本实施例中，上述半导体封装500可为芯片级封装组件(wafer level package assembly)，其使用介层孔插塞将半导体元件连接至重布线层(redistribut1n layer,RDL)结构。如图1所示，在本发明一实施例中，半导体封装500包括重布线层结构300、第一半导体芯片310、第二半导体芯片312以及介层孔插塞218a?218c。然而，注意如图1所示的第一半导体芯片310和第二半导体芯片312仅做为实施例，且并未限制用于半导体封装中的半导体芯片的数量。在本发明一实施例中，半导体封装500可包括单一半导体芯片或包括多于两个半导体芯片。并且，为了清楚显示用于半导体芯片的电源焊垫或接地焊垫的介层孔插塞，用于半导体芯片的信号焊垫(signal pad)的电性连接的介层孔插塞在附图(图1、2)中不予显示。
[0015]如图1所示，第一半导体芯片310和第二半导体芯片312彼此隔开且通过粘着层(图未示)贴附至载板(图未示)。第一半导体芯片310的背面310a和第二半导体芯片312的背面312a接触上述载板。第一半导体芯片310的顶面310b和第二半导体芯片312的顶面312b可背向远离于上述载板。上述载板可用于提供结构刚性或用于沉积后续非刚性层的基座。
[0016]如图1所示，第二半导体芯片312设置于第一半导体芯片310的旁边。在本发明一些其他实施例中，第二半导体芯片312可设置于第一半导体芯片310上。第一半导体芯片310和第二半导体芯片312的电路分别设置接近于其顶面310b和顶面312b。在本发明一些实施例中，焊垫202a?202d和焊垫202g设置于第一半导体芯片310的顶面310b上，以电性连接至第一半导体芯片310的电路。焊垫202e、202f、202h设置于第二半导体芯片312的顶面312b上，以电性连接至第二半导体芯片312的电路。在本发明一实施例中，焊垫202a?202d和焊垫202g属于第一半导体芯片310的内连线结构(interconnect1nstructure)(图未示)的最顶层金属层。类似地，焊垫202e、202f和202h属于第二半导体芯片312的内连线结构(图未示)的最顶层金属层。在本发明一实施例中，焊垫202a?202d和焊垫202g配置于第一半导体芯片310的中间区域内，用以传输第一半导体芯片310的接地信号或电源信号。焊垫202e、202f和202h配置于第二半导体芯片312的中间区域内，用以传输第二半导体芯片312的接地信号或电源信号。因此，焊垫202a?202h可视为接地焊垫或电源焊垫。
[0017]如图1所示，成型材料308a，施加于上述载板上，且可围绕第一半导体芯片310和第二半导体芯片312，并填充位于第一半导体芯片310和第二半导体芯片312周围的任何间隙，以形成成型基板308。上述成型基板308也可覆盖第一半导体芯片310的顶面310b和第二半导体芯片312的顶面312b。在本发明一实施例中，成型基板308可由任何非导电材料形成，例如环氧树脂(epoxy)、树脂(resin)、可塑型聚合物(moldable polymer)或类似的材料。成型材料308a可于实质上为液体时施加于上述载板上，之后可通过在例如环氧树脂或树脂中的化学反应将成型材料308a硬化。在本发明一实施例中，成型材料308a可为紫外光硬化型聚合物(ultrav1let cured polymer)或热硬化型聚合物，其于施加于上述载板时为胶状(gel)或为可延展的固体(malleable solid)，以设置围绕第一半导体芯片310和第二半导体芯片312。在成型材料308a为紫外光硬化型聚合物或热硬化型聚合物的实施例中，例如可使用模型来形成成型基板308，上述模型相邻于例如为晶圆或封装的成型基板形成区域的边界。
[0018]如图1所示，可通过微影制程，从成型基板308的接近第一半导体芯片310的顶面310b和第二半导体芯片312的顶面312b的表面形成开口 212a?212c，开口 212a?212c穿过成型基板308的一部分。在本发明一实施例中，开口 212a?212c分别相应于焊垫202a?202h形成。更详细来说，开口 212a相应于四个焊垫202a?202c、202g形成。开口212b相应于焊垫202d。开口 212c相应于三个焊垫202e、202f、202h形成。在本发明一实施例中，开口的面积可设计大于第一半导体芯片