半导体衬底及半导体封装结构的制作方法
【技术领域】
[0001 ] 本发明涉及一种半导体衬底及半导体封装结构。
【背景技术】
[0002]常规半导体衬底的导电凸柱上具有焊锡，以与裸片的导电凸柱电性连接，焊锡可能会随机溢流到导电凸柱外，造成导电凸柱间的短路，或者如果导电凸柱间具有导电线路，将造成导电凸柱与导电线路的短路问题。此外，在接地区的导电凸柱上的焊锡如果溢流到导电凸柱外的接地面，则因接地面与焊锡均为导电材质，会使得焊锡的溢流量较多，造成在接地区的导电凸柱上的焊锡量较少，使得在接地区衬底与裸片间的距离较小，造成距离不平均的现象，使得应力可能产生在接地区，从而发生裸片破裂的问题。
【发明内容】
[0003]本发明的一方面涉及一种半导体衬底。在一实施例中，所述半导体衬底包括:绝缘层、第一线路层及多个导电凸块。所述绝缘层具有第一表面，所述第一线路层设置于邻近所述绝缘层的所述第一表面上。所述导电凸块设置于所述第一线路层上，每一导电凸块具有第一宽度及第二宽度，沿所述第一宽度延伸的第一方向垂直于沿所述第二宽度延伸的第二方向，且所述第一宽度大于所述第二宽度。
[0004]本发明的另一方面涉及一种半导体封装结构。在一实施例中，所述半导体封装结构包括:半导体衬底、至少一裸片及封装材料。所述半导体衬底包括:绝缘层、第一线路层及多个导电凸块。所述绝缘层具有第一表面，所述第一线路层设置于邻近所述绝缘层的所述第一表面上。所述导电凸块设置于所述第一线路层上，每一导电凸块具有第一宽度及第二宽度，沿所述第一宽度延伸的第一方向垂直于沿所述第二宽度延伸的第二方向，且所述第一宽度大于所述第二宽度。所述至少一裸片电性连接所述导电凸块。封装材料包覆所述导电凸块。
【附图说明】
[0005]图1展示本发明半导体衬底的一实施例的局部剖视示意图；
[0006]图2展示本发明第一线路层及导电凸块的一实施例的立体示意图；
[0007]图3到5展示本发明焊料于导电凸块上分布的一实施例的立体示意图；
[0008]图6展示本发明半导体衬底的一实施例的局部剖视示意图；
[0009]图7展示本发明半导体衬底的一实施例的局部俯视示意图；
[0010]图8展示本发明半导体衬底在接地区的一实施例的局部剖视示意图；
[0011]图9展示本发明导电凸块在接地区的一实施例的立体示意图；
[0012]图10展示本发明半导体封装结构的一实施例的局部剖视示意图；
[0013]图11展示本发明半导体封装结构的一实施例的局部剖视示意图；以及
[0014]图12到20展示本发明图1半导体衬底的制造方法的一实施例的示意图。
【具体实施方式】
[0015]图1展7K本发明半导体衬底的一实施例的局部剖视7K意图。图2展本发明第一线路层及导电凸块的一实施例的立体示意图。配合参考图1及2，所述半导体衬底10包括绝缘层11、第一线路层12及多个导电凸块13。所述绝缘层11为绝缘材料或介电材料，例如聚丙烯(PolyproPylene, PP)。所述绝缘层11具有第一表面111及第二表面112,所述第二表面112与所述第一表面111相对。
[0016]所述第一线路层12设置于邻近所述绝缘层11的所述第一表面111。在一实施例中，所述第一线路层12嵌入或内埋于所述绝缘层11的第一表面111，且显露于所述绝缘层11的第一表面111。所述第一线路层12的显露表面大致上与所述绝缘层11的第一表面111共平面。所述第一线路层12为经图案化导电线路层，其包括至少一第一导电迹线(Trace) 121、122、123。所述第一线路层12的材质为电锻铜(Electroplated Copper),其是利用电镀工艺而形成。
[0017]在图2中仅展示导电凸块13与所述第一线路层12的第一导电迹线121、122、123的部分，未展示所述绝缘层11。所述导电凸块13(例如铜柱)设置于所述第一线路层12上，所述导电凸块13直接或间接地位于所述第一线路层12的部分上，在一实施例中，所述半导体衬底10进一步包括设置于第一导电迹线121、123上的第一金属层14，，所述导电凸块13位于所述第一金属层14上。其中第一导电迹线121及123上具有导电凸块13，第一导电迹线122上没有导电凸块，且第一导电迹线122位于两个相邻导电凸块13之间。
[0018]所述导电凸块13的晶格与所述第一线路层12的晶格相同。在一实施例中，所述导电凸块13的材质为电镀铜，其是利用电镀方式直接形成于所述第一线路层12或第一金属层14上。
[0019]每一导电凸块13具有第一宽度W1及第二宽度W2，沿所述第一宽度W1延伸的第一方向D1垂直于沿所述第二宽度W2延伸的第二方向D2，且所述第一宽度W1大于所述第二宽度W2。在一实施例中，导电凸块13呈椭圆形或米粒形。沿所述第一宽度W1延伸的所述第一方向D1平行于所述第一导电迹线121、122、123。
[0020]图3到5展示本发明焊料于导电凸块上分布的一实施例的立体示意图。配合参考图3到5，设置焊料16于导电凸块13 (例如进行倒装)，焊料16可为焊锡等，在加热时，焊料16会在导电凸块13的表面流动,并会先布满导电凸块13的表面。因此，利用导电凸块13的所述第一宽度W1大于所述第二宽度W2，以增加焊料16向第一宽度W1方向流动的量，使得焊料16能先分布在导电凸块13的表面，而不会溢流到导电凸块13外。即使第一导电迹线121、122、123间的距离很小，例如为细间距(fine pitch)，因焊料16不会溢流到导电凸块13外，故不会发生第一导电迹线121、122、123间短路的问题，从而可提高产品的可靠度。
[0021]另外，参考图5，如果焊料16布满导电凸块13的表面后，即使仍有多余的焊料16，其也会沿所述第一宽度W1延伸的所述第一方向D1溢流到连接所述导电凸块13的第一导电迹线121或123，相对地，溢流到相邻的第一导电迹线122的量减少了，故可降低第一导电迹线121、122、123间短路的问题。其中，当导电凸块13的第一宽度W1沿所述第一方向D1延伸且平行于邻近的第一导电迹线122时，此可控制焊料16向第一方向D1流动而减少向邻近的第一导电迹线122方向的量，因此可进一步降低焊料16与第一导电迹线122桥接而造成短路。
[0022]图6展7K本发明半导体衬底的一实施例的局部剖视7K意图。在一实施例中，沿所述第二宽度W2延伸的所述第二方向D2，所述半导体衬底20的所述第一线路层22的第一导电迹线221、223具有宽度W3，所述导电凸块13的所述第二宽度W2小于所述第一导电迹线221、223的所述宽度W3。
[0023]在一实施例中，相对于所述绝缘层11的所述第一表面111，所述第一线路层22凹陷，即所述第一线路层22的显露表面较所述绝缘层11的所述第一表面111低。
[0024]图7展示本发明半导体衬底的一实施例的局部俯视示意图。图8展示本发明半导体衬底在接地区的一实施例的局部剖视示意图。图9展示本发明导电凸块在接地区的一实施例的立体示意图。配合参考图7到9,在一实施例中，所述半导体衬底10包括接地区31及线路区32，所述接地区31位于所述半导体衬底10的中央，所述线路区32在接地区31外围。所述导电凸块33的部分设置于所述接地区31，所述接地区31具有接地层34，覆盖于所述绝缘层11上，且电性连接在所述接地区31的所述导电凸块33，在所述接地区31的所述导电凸块33的所述第一宽度W1的两侧分别具有绝缘区域116。所述接地层34具有多个开口 341，以显露所述绝缘层11的所述第一表面111的部分作为所述绝缘区域116。
[0025]值得一提的是，由于设置于接地区31上的导电凸块33形状相同于图1及2的设置于导电迹线121、123上的导电凸块13，使得在接地区31的导电凸块33上的焊料能与在线路区32的导电凸块13上的焊料大致相同，当所述衬底10与裸片连接时，不会造成衬底10与裸片间的距离不平均的现象，可解决常规衬底的应力发生在接地区及可能造成裸片破裂的问题。
[0026]特别是，如果导电凸块33上的焊料溢流到导电凸块33外，则因所述第一宽度W1的两侧分别具有绝缘区域116，所述绝缘区域116与焊料为不同材质，可抑制焊料的溢流量，使得焊料大部分仍保留在导电凸块33上，故也不会造成衬底10与裸片间的距离不平均的现象，也可解决常规衬底的应力发生在接地区及可能造成裸片破裂的问题。
[0027]请再参考图1，所述半导体衬底10进一步包括第二线路层17及多个导电通道18，所述第二线路层17位于所述绝缘层11的所述第二表面112上。在一实施例中，所述第二线路层17并未嵌入或内埋于所述绝缘层11的第二表面112。所述第二线路层17为经图案化导电线路层，其包括多个导电层171及至少一第二导电迹线172。所述导电层171形成于所述第二表面112上，所述至少一第二导电迹线172形成于所述导电层171上。所述导电层171为层压铜箔并经蚀刻后而形成，且所述至少一第二导电迹线172为电镀铜，其是利用电镀工艺而形成。所述导电通道18贯穿所述绝缘层11且电性连接所述第一线路层12与所述第二线路层17。
[0028]图10展示本发明半导体封装结构的一实施例的局部剖视示意图。所述半导体封装结构50包括:半导体衬底10、至少一裸片51及封装材料52。所述半导体衬底10包括:绝缘层11、第一线路层12及多个导电凸块13。所述半导体衬底10的结构请参考图1及2，在此不再叙述。相较于图1及2的所述半导体衬底10，在图10中相同的元件予以相同元件编号。所述至少一裸片51电性连接所述导电凸块13。封装材料52包覆所述导电凸块13。
[0029]所述至少一裸片51包括多个导电凸柱511，朝所述导电凸块13延伸，并利用焊料16与所述导电凸块13电性连接。封装材料52填充于所述至少一裸片51与所述半导体衬底10之间。
[0030]图11展示本发明半导体封装结构的一实施例的局部剖视示意图。所述半导体封装结构60包括:半导体衬底20、至少一裸片61及封装材料62。所述半导体衬底20的结构请参考图6，第一导电迹线221、223具有宽度