多功能半导体封装结构及其制作方法

多功能半导体封装结构及其制作方法
【专利摘要】一种多功能半导体封装结构及其制作方法，多功能半导体封装结构包括：一基板单元、一电路单元、一支撑单元、一半导体单元、一封装单元及一电极单元。基板单元包括一基板本体及一具有多个导电接触部的第一电子元件。电路单元包括多个设置于基板本体上的第一导电层。半导体单元包括多个第二电子元件，且每一个第二电子元件电性连接于两个相对应的第一导电层之间。封装单元包括一设置于基板本体上以覆盖多个第二电子元件的封装体。电极单元包括多个顶端电极、多个底端电极及多个设置且电性连接于多个顶端电极与多个底端电极之间的侧端电极，且每一个侧端电极电性连接于相对应的第一导电层与相对应的导电接触部。
【专利说明】多功能半导体封装结构及其制作方法
【技术领域】
[0001]本发明涉及一种封装结构及其制作方法，尤指一种多功能半导体封装结构及其制作方法。
【背景技术】
[0002]未来的电子产品，将朝着具有轻、薄、短、小的功能，以使得电子产品能更趋于迷你化。而被动元件(passive component)在电子产品中所占的面积又是最庞大的,所以能够有效地整合被动元件，将使得电子产品可以达到轻、薄、短、小的功能。然而，已知被动元件的设计，皆以单一功能为主。因此，当电子产品需要安装不同功能的被动元件来保护电子产品时，已知仅能设置多个单一功能的被动元件于电子产品内。因此已知的作法不仅耗费制造的成本，更是占用电子产品整体的体积。
[0003]再者，在保护元件中，关于瞬态电压抑制器(Transient VoltageSuppressor,TVS)，一般应用于保护集成电路，以避免集成电路会因为负担过大的电压而造成的损伤。集成电路一般设计在一正常电压范围下运作。然而，在例如静电放电(ESD)的状况下，电快速地瞬变并闪电，此时无法预期与无法控制的高电压可能意外地击穿电路。在类似集成电路发生负载过大电压的这类损伤状况时，就需要使用TVS来提供保护功能。当集成电路中实施的元件数量增加时，将使得集成电路在遇到过大电压损伤时更容易造成损伤，此时对TVS防护的需求也更增加。TVS的应用范例如USB电源与数据线防护、数字影讯界面、高速以太网络、笔记型电脑、显示器与平面显示器等等。
[0004]然而，以保护元件TVS为例，传统TVS的封装方式需要经由打线来达成电性连接，因此造成传统封装体积过大、制作成本与时间增加、电流传送速度降低、及金线的等效电感于高频产生谐振而导致高频传输号不佳等问题。

【发明内容】

[0005]本发明实施例在于提供一种多功能半导体封装结构及其制作方法，其可同时用来封装至少两种以上不同类型或不同尺寸的电子元件(包括主动元件或被动元件)，以同时提供至少两种以上的功能给电子产品使用，并且本发明也可有效解决“传统保护元件TVS的封装方式需要经由打线来达成电性连接”的缺陷。
[0006]本发明其中一实施例所提供的一种多功能半导体封装结构，其包括:一基板单兀、一电路单元、一支撑单元、一半导体单元、一封装单元及一电极单元。所述基板单元包括一基板本体及一内埋在所述基板本体内部的共模滤波器，其中所述基板本体具有多个第一侧端，且所述共模滤波器具有多个从所述基板本体的多个所述第一侧端外露的导电接触部。所述电路单元包括多个设置于所述基板本体的顶端上的第一导电层及多个设置于所述基板本体的顶端上的第二导电 层。所述半导体单元包括多个瞬态电压抑制器，其中每一个所述瞬态电压抑制器电性连接于两个相对应的所述第一导电层之间。所述封装单元包括一设置于所述基板本体的顶端上以覆盖多个所述瞬态电压抑制器的封装体，其中所述封装体具有多个分别连接于多个所述第一侧端的第二侧端，且每一个所述第一导电层的第一末端与每一个所述第二导电层的第二末端从所述封装体的多个所述第二侧端外露。所述电极单元包括多个设置于所述封装体的顶端上的顶端电极、多个设置于所述基板本体的底端上的底端电极、及多个设置且电性连接于多个所述顶端电极与多个所述底端电极之间的侧端电极，其中多个所述顶端电极分别对应于多个所述第一导电层与多个所述第二导电层，多个所述底端电极分别对应于多个所述顶端电极，且每一个所述侧端电极设置于所述封装体的相对应所述第二侧端与所述基板本体的相对应所述第一侧端上，以分别电性连接于相对应的所述第一导电层的所述第一末端、相对应的所述第二导电层的所述第二末端及相对应的所述导电接触部。
[0007]本发明另外一实施例所提供的一种多功能半导体封装结构的制作方法，其包括下列步骤:首先，提供一基板单元，其包括一基板本体及一内埋在所述基板本体内部的共模滤波器，其中所述基板本体具有多个第一侧端，且所述共模滤波器具有多个从所述基板本体的多个所述第一侧端外露的导电接触部；接着，形成多个第一导电层与多个第二导电层于所述基板本体的顶端上；然后，放置多个瞬态电压抑制器于多个所述第一导电层上，其中每一个所述瞬态电压抑制器电性连接于两个相对应的所述第一导电层之间；接下来，形成一封装体于所述基板本体的顶端上，以覆盖多个所述瞬态电压抑制器，其中所述封装体具有多个分别连接于多个所述第一侧端的第二侧端，且每一个所述第一导电层的第一末端与每一个所述第二导电层的第二末端从所述封装体的多个所述第二侧端外露；紧接着，形成多个顶端电极于所述封装体的顶端上，且形成多个底端电极于所述基板本体的底端上，其中多个所述顶端电极分别对应于多个所述第一导电层与多个所述第二导电层，且多个所述底端电极分别对应于多个所述顶端电极；最后，形成多个电性连接于多个所述顶端电极与多个所述底端电极之间的侧端电极，其中每一个所述侧端电极设置于所述封装体的相对应所述第二侧端与所述基板本体的相对应所述第一侧端上，以分别电性连接于相对应的所述第一导电层的所述第一末端、相对应的所述第二导电层的所述第二末端及相对应的所述导电接触部。
[0008]本发明的有益效果可以在于，本发明实施例所提供的多功能半导体封装结构，其可通过“一内埋在所述基板本体内部的共模滤波器”、“每一个所述瞬态电压抑制器通过两个相对应的支撑件，以电性连接于两个相对应的所述第一导电层之间”及“每一个所述侧端电极设置于所述封装体的相对应所述第二侧端与所述基板本体的相对应所述第一侧端上，以分别电性连接于相对应的所述第一导电层的所述第一末端、相对应的所述第二导电层的所述第二末端及相对应的所述导电接触部”的设计，以使得本发明多功能半导体封装结构可同时用来封装至少两种以上不同类型或不同尺寸的电子元件(包括主动元件或被动元件)，以同时提供至少两种以上的功能给电子产品使用，并且本发明也可有效解决“传统保护元件TVS的封装方式需要经由打线来达成电性连接”的缺陷。
[0009]为使能更进一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图，然而所附图式仅提供参考与说明用，并非用来对本发明加以限制者。
【专利附图】

【附图说明】
[0010]图1为本发明多功能半导体封装结构的制作方法的流程图。[0011]图2A中的步骤(a)与步骤(b)分别为本发明多功能半导体封装结构的制作方法的步骤SlOO与步骤S102的上视示意图。
[0012]图2B中的步骤(a)与步骤(b)分别为本发明多功能半导体封装结构的制作方法的步骤SlOO与步骤S102的侧视示意图。
[0013]图3A中的步骤(C)与步骤(d)分别为本发明多功能半导体封装结构的制作方法的步骤S104与步骤S106的上视示意图。
[0014]图3B中的步骤(C)与步骤(d)分别为本发明多功能半导体封装结构的制作方法的步骤S104与步骤S106的侧视示意图。[0015]图4A中的步骤(e)与步骤(f)分别为本发明多功能半导体封装结构的制作方法的步骤S108与步骤SllO的上视示意图。
[0016]图4B中的步骤(e)与步骤(f)分别为本发明多功能半导体封装结构的制作方法的步骤S108与步骤SllO的侧视示意图。
[0017]图5A中的步骤(g)与步骤(h)分别为本发明多功能半导体封装结构的制作方法的步骤S112与步骤S114的上视示意图，其中图5A的步骤(h)也是本发明多功能半导体封装结构的上视示意图。
[0018]图5B中的步骤(g)与步骤(h)分别为本发明多功能半导体封装结构的制作方法的步骤S112与步骤S114的侧视示意图，其中图5B的步骤(h)也是本发明多功能半导体封装结构的侧视示意图。
[0019]【主要元件符号说明】
[0020]半导体封装结构Z
[0021]基板单元I 基板本体10
[0022]第一侧端100
[0023]共模滤波器11
[0024]导电接触部110
[0025]电路单元2 第一导电层 21
[0026]第一末端210
[0027]第二导电层22
[0028]第二末端220
[0029]支撑单元3 支撑件30
[0030]导电接合层300
[0031]半导体单元 4瞬态电压抑制器 40
[0032]第一电极401
[0033]第二电极402
[0034]封装单元5封装体50
[0035]第二侧端500
[0036]电极单元 6顶端电极61
[0037]底端电极62
[0038]侧端电极63【具体实施方式】
[0039]请参阅图1、及图2A至图5B所示，其中图1为流程图，图2A、图3A、图4A及图5A为上视不意图，图2B、图3B、图4B及图5B为侧视不意图。由上述图中可知，本发明提供一种多功能半导体封装结构Z (或称电子元件封装结构)的制作方法，其包括下列步骤:
[0040]首先，配合图1、图2A的步骤(a)及图2B的步骤(a)所示，步骤SlOO为:提供一基板单元I，其包括一基板本体10及一内埋在基板本体10内部的共模滤波器11 (CommonMode Filter)，其中基板本体10具有多个第一侧端100，且共模滤波器11具有多个从基板本体10的多个第一侧端100外露的导电接触部110。更进一步来说，由于具有防EMI功能的共模滤波器11可以预先被封装在基板本体10内，所以具有共模滤波器11的基板单元I属于模块化的构件。另外，多个第一侧端100可以依序相连以形成基板本体10的外周围，并且共模滤波器11的多个导电接触部110可从基板本体10的外周围裸露而出。举例来说，本发明以四个导电接触部110为其中一实施例来做说明，然而本发明不以此实施例为限制。
[0041]接着，配合图1、图2A的步骤(b)及图2B的步骤(b)所示，步骤S102为:形成多个第一导电层21与多个第二导电层22于基板本体10的顶端上。举例来说，本发明以四个第一导电层21及两个第二导电层22为其中一实施例来做说明，然而本发明不以此实施例为限制。
[0042]然后，配合图1、图3A的步骤(C)及图3B的步骤(C)所示，步骤S104为:分别形成多个支撑件30于多个第一导电层21上。举例来说，每一个支撑件30为外观呈现四边形柱体的铜柱，并且本发明以四个支撑件30为其中一实施例来做说明，然而本发明不以此实施例为限制。
[0043]接下来，配合 图1、图3A的步骤(d)及图3B的步骤(d)所示，步骤S106为:分别形成多个导电接合层300于多个支撑件30的顶端上。举例来说，每一个导电接合层300可为镍/锡(Ni/Sn)，并且本发明以四个导电接合层300为其中一实施例来做说明，然而本发明不以此实施例为限制。
[0044]紧接着，配合图1、图4A的步骤(e)及图4B的步骤(e)所示，步骤S108为:放置多个瞬态电压抑制器 40 (Transient Voltage Suppressor, TVS,或称 TVS diode)于多个第一导电层21上，其中每一个瞬态电压抑制器40电性连接于两个相对应的第一导电层21之间。更进一步来说，每一个瞬态电压抑制器40可设置于两个相对应的第一导电层21的两个支撑件30上。由于每一个支撑件30的顶端具有一导电接合层300，所以每一个瞬态电压抑制器40可通过回焊(reflow)的方式以设置于两个相对应的第一导电层21的两个支撑件30的两个导电接合层300上。举例来说，本发明以两个瞬态电压抑制器40为其中一实施例来做说明，因为每一个瞬态电压抑制器40的底端具有一第一电极401与一第二电极402，所以每一个瞬态电压抑制器40的第一电极401与第二电极402可分别电性接触两个相对应的第一导电层21的两个支撑件30的两个导电接合层300，然而本发明不以此实施例为限制。
[0045]然后，配合图1、图4A的步骤(f)及图4B的步骤(f)所示，步骤SllO为:形成一封装体50于基板本体10的顶端上，以覆盖多个瞬态电压抑制器40，其中封装体50具有多个分别连接于多个第一侧端100的第二侧端500，且每一个所述第一导电层21的第一末端210与每一个第二导电层22的第二末端220从封装体50的多个第二侧端500外露。举例来说，封装体50可为任何的不透光封装体胶体,且封装体50可通过印刷(printing)或封胶(molding)的方式以形成在基板本体10的顶端上，然而本发明不以此实施例为限制。
[0046]接着，配合图1、图5A的步骤(g)及图5B的步骤(g)所示，步骤S112为:形成多个顶端电极61于封装体50的顶端上，且形成多个底端电极62于基板本体10的底端上，其中多个顶端电极61分别对应于多个第一导电层21与多个第二导电层22,且多个底端电极62分别对应于多个顶端电极61。举例来说，本发明以六个顶端电极61及六个底端电极62为其中一实施例来做说明，然而本发明不以此实施例为限制。
[0047]最后，配合图1、图5A的步骤(h)及图5B的步骤(h)所示，步骤S114为:形成多个电性连接于多个顶端电极61与多个底端电极62之间的侧端电极63，其中每一个侧端电极63设置于封装体50的相对应第二侧端500与基板本体10的相对应第一侧端100上，以分别电性连接于相对应的第一导电层21的第一末端210、相对应的第二导电层22的第二末端220及相对应的导电接触部110。
[0048]然而，本发明的制作方法不以只制作单个多功能半导体封装结构Z为限。例如，本发明也可同时制作出多个排列成阵列形状或矩阵形状的多功能半导体封装结构Z，以因应不同的使用需求。
[0049]因此，通过上述步骤SlOO至步骤S114的制作过程，如图5A的步骤(h)及图5B的步骤(h)所示，本发明可提供一种多功能半导体封装结构Z，其包括:一基板单元1、一电路单元2、一半导体单元4、一封装单元5及一电极单元6。
[0050]首先，基板单元I包括一基板本体10及一内埋在基板本体10内部的共模滤波器11 (也即第一电 子元件)，其中基板本体10具有多个第一侧端100，且共模滤波器11具有多个从基板本体10的多个第一侧端100外露的导电接触部110。电路单元2包括多个设置于基板本体10的顶端上的第一导电层21及多个设置于基板本体10的顶端上的第二导电层22。半导体单元4包括多个瞬态电压抑制器40 (也即第二电子元件)，其中每一个瞬态电压抑制器40电性连接于两个相对应的第一导电层21之间。更进一步来说，每一个瞬态电压抑制器40设置于两个相邻的第一导电层21上，且每一个瞬态电压抑制器40电性连接于两个相邻的第一导电层21之间。封装单元5包括一设置于基板本体10的顶端上以覆盖多个瞬态电压抑制器40的封装体50，其中封装体50具有多个分别连接于多个第一侧端100的第二侧端500，且每一个所述第一导电层21的第一末端210与每一个第二导电层22的第二末端220从封装体50的多个第二侧端500外露。电极单元6包括多个设置于封装体50的顶端上的顶端电极61、多个设置于基板本体10的底端上的底端电极62、及多个设置且电性连接于多个顶端电极61与多个底端电极62之间的侧端电极63，其中多个顶端电极61分别对应于多个第一导电层21与多个第二导电层22,多个底端电极62分别对应于多个顶端电极61,且每一个侧端电极63设置于封装体50的相对应第二侧端500与基板本体10的相对应第一侧端100上，以分别电性连接于相对应的第一导电层21的第一末端210、相对应的第二导电层22的第二末端220及相对应的导电接触部110。
[0051]再者，更进一步来说，本发明多功能半导体封装结构Z还进一步包括:一支撑单元3，其包括多个分别设置于多个第一导电层21上的支撑件30，且每一个瞬态电压抑制器40设置于两个相对应的第一导电层21的两个支撑件30上。举例来说，每一个支撑件30可为铜柱，每一个支撑件30的顶端具有一导电接合层300，且每一个瞬态电压抑制器40设置于两个相对应的第一导电层21的两个支撑件30的两个导电接合层300上。另外，每一个瞬态电压抑制器40的底端具有一第一电极401与一第二电极402,且每一个瞬态电压抑制器40的第一电极401与第二电极402可分别电性接触两个相对应的第一导电层21的两个支撑件30的两个导电接合层300。
[0052]〔实施例的可能效果〕
[0053]本发明实施例所提供的多功能半导体封装结构Z，其可通过“一内埋在基板本体10内部的共模滤波器11”、“每一个瞬态电压抑制器40通过两个相对应的支撑件30，以电性连接于两个相对应的第一导电层21之间”及“每一个侧端电极63设置于封装体50的相对应第二侧端500与基板本体10的相对应第一侧端100上，以分别电性连接于相对应的第一导电层21的第一末端210、相对应的第二导电层22的第二末端220及相对应的导电接触部110”的设计，以使得本发明多功能半导体封装结构Z可同时用来封装至少两种以上不同类型或不同尺寸的电子元件(包括主动元件或被动元件)，以同时提供至少两种以上的功能给电子产品使用，并且本发明也可有效解决“传统保护元件TVS的封装方式需要经由打线来达成电性连接”的缺陷。故本发明具有降低封装体积、制作成本及制作时间、增加电流传送速度、无金线的等效电感于高频产生谐振而使得高频传输号更清晰。
[0054]以上所述仅为本发明的优选可行实施例，非因此局限本发明的专利范围，故举凡运用本发明说明书及图式内容所为的等效技术变化，均包含于本发明的范围内。
【权利要求】
1.一种多功能半导体封装结构，其特征在于，包括: 一基板单元，包括一基板本体及一内埋在所述基板本体的内部的共模滤波器，其中所述基板本体具有多个第一侧端，且所述共模滤波器具有多个从所述基板本体的多个所述第一侧端外露的导电接触部； 一电路单元，包括多个设置于所述基板本体的顶端上的第一导电层及多个设置于所述基板本体的顶端上的第二导电层； 一半导体单元，包括多个瞬态电压抑制器，其中每一个所述瞬态电压抑制器电性连接于两个相对应的所述第一导电层之间； 一封装单元，包括一设置于所述基板本体的顶端上以覆盖多个所述瞬态电压抑制器的封装体，其中所述封装体具有多个分别连接于多个所述第一侧端的第二侧端，且每一个所述第一导电层的第一末端与每一个所述第二导电层的第二末端从所述封装体的多个所述第二侧端外露；以及 一电极单元，包括多个设置于所述封装体的顶端上的顶端电极、多个设置于所述基板本体的底端上的底端电极及多个设置且电性连接于多个所述顶端电极与多个所述底端电极之间的侧端电极，其中多个所述顶端电极分别对应于多个所述第一导电层与多个所述第二导电层，多个所述底端电极分别对应于多个所述顶端电极，且每一个所述侧端电极设置于所述封装体的相对应的所述第二侧端与所述基板本体的相对应的所述第一侧端上，以分别电性连接于相对应的所述第一导电层的所述第一末端、相对应的所述第二导电层的所述第二末端及相对应的所述导电接触部。
2.根据权利要求1所述的多功能半导体封装结构，其特征在于，每一个所述瞬态电压抑制器设置于两个相邻的所述第一导电层上，且每一个所述瞬态电压抑制器电性连接于两个相邻的所述第一导电层之间。
3.根据权利要求1所述的多功能半导体封装结构，其特征在于，还进一步包括一支撑单元，所述支撑单元包括多个分别设置于多个所述第一导电层上的支撑件，且每一个所述瞬态电压抑制器设置于两个相对应的所述第一导电层的两个所述支撑件上。
4.根据权利要求3所述的多功能半导体封装结构，其特征在于，每一个所述支撑件为铜柱，每一个所述支撑件的顶端具有一导电接合层，且每一个所述瞬态电压抑制器设置于两个相对应的所述第一导电层的两个所述支撑件的两个所述导电接合层上。
5.根据权利要求3所述的多功能半导体封装结构，其特征在于，每一个所述瞬态电压抑制器的底端具有一第一电极与一第二电极，且每一个所述瞬态电压抑制器的所述第一电极与所述第二电极分别与两个相对应的所述第一导电层上的两个所述支撑件的两个所述导电接合层电性接触。
6.一种多功能半导体封装结构，其特征在于，包括: 一基板单元，包括一基板本体及一内埋在所述基板本体的内部的第一电子元件，其中所述第一电子元件具有多个从所述基板本体外露的导电接触部； 一电路单元，包括多个 设置于所述基板本体的顶端上的第一导电层； 一半导体单元，包括多个第二电子元件，其中每一个所述第二电子元件电性连接于两个相对应的所述第一导电层之间； 一封装单元，包括一设置于所述基板本体的顶端上以覆盖多个所述第二电子元件的封装体，其中每一个所述第一导电层的末端从所述封装体外露；以及 一电极单元，包括多个设置于所述封装体的顶端上的顶端电极、多个设置于所述基板本体的底端上的底端电极及多个设置且电性连接于多个所述顶端电极与多个所述底端电极之间的侧端电极，其中每一个所述侧端电极电性连接于相对应的所述第一导电层的所述末端与相对应的所述导电接触部。
7.一种多功能半导体封装结构的制作方法，其特征在于，包括下列步骤: 提供一基板单元，包括一基板本体及一内埋在所述基板本体的内部的共模滤波器，其中所述基板本体具有多个第一侧端，且所述共模滤波器具有多个从所述基板本体的多个所述第一侧端外露的导电接触部； 在所述基板本体的顶端上形成多个第一导电层与多个第二导电层； 在多个所述第一导电层上放置多个瞬态电压抑制器，其中每一个所述瞬态电压抑制器电性连接于两个相对应的所述第一导电层之间； 在所述基板本体的顶端上形成一封装体，以覆盖多个所述瞬态电压抑制器，其中所述封装体具有多个分别连接于多个所述第一侧端的第二侧端，且每一个所述第一导电层的末端与每一个所述第二导电层的第二末端从所述封装体的多个所述第二侧端外露； 在所述封装体的顶端上形成多个顶端电极，且在所述基板本体的底端上形成多个底端电极，其中多个所述顶端电极分别对应于多个所述第一导电层与多个所述第二导电层，且多个所述底端电极分别对应于多个所述顶端电极；以及 形成多个电性连接于 多个所述顶端电极与多个所述底端电极之间的侧端电极，其中每一个所述侧端电极设置于所述封装体的相对应的所述第二侧端与所述基板本体的相对应的所述第一侧端上，以分别电性连接于相对应的所述第一导电层的所述第一末端、相对应的所述第二导电层的所述第二末端及相对应的所述导电接触部。
8.根据权利要求7所述的多功能半导体封装结构的制作方法，其特征在于，在所述基板本体的顶端上形成多个所述第一导电层与多个所述第二导电层的步骤后，还进一步包括:在多个所述第一导电层上分别形成多个支撑件，其中每一个所述瞬态电压抑制器设置于两个相对应的所述第一导电层的两个所述支撑件上。
9.根据权利要求8所述的多功能半导体封装结构的制作方法，其特征在于，每一个所述支撑件为铜柱，每一个所述支撑件的顶端具有一导电接合层，且每一个所述瞬态电压抑制器设置于两个相对应的所述第一导电层的两个所述支撑件的两个所述导电接合层上。
10.根据权利要求8所述的多功能半导体封装结构的制作方法，其特征在于，每一个所述瞬态电压抑制器的底端具有一第一电极与一第二电极，且每一个所述瞬态电压抑制器的所述第一电极与所述第二电极分别与两个相对应的所述第一导电层上的两个所述支撑件的两个所述导电接合层电性接触。
【文档编号】H01L21/58GK103904047SQ201210568469
【公开日】2014年7月2日 申请日期:2012年12月24日 优先权日:2012年12月24日
【发明者】张怀禄, 张育嘉, 傅国荣 申请人:佳邦科技股份有限公司