一种半导体器件的制造方法
【专利摘要】本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，所述半导体衬底上形成有栅极结构；在所述栅极结构两侧形成第一侧壁体；执行一热氧化过程，以在所述半导体衬底的表面形成氧化层；在所述栅极结构两侧形成覆盖所述第一侧壁体的第二侧壁体；在所述半导体衬底的源/漏区中形成碗状凹槽；执行一湿法清洗过程，以去除所述氧化层；蚀刻所述碗状凹槽，以形成∑状凹槽；在所述∑状凹槽中形成嵌入式锗硅层。根据本发明，可以有效地控制所述∑状凹槽的沿衬底水平方向的最大宽度，在不影响LDD注入对于半导体器件的电学性能的改善的同时，增大形成所述∑状凹槽时实施的干法及湿法蚀刻的工艺窗口。
【专利说明】一种半导体器件的制造方法
【技术领域】
[0001]本发明涉及半导体制造工艺，具体而言涉及一种形成Σ状锗硅层的方法。
【背景技术】
[0002]在先进半导体器件的制造工艺中，嵌入式锗硅工艺可以明显增强PMOS的性能。当前，形成嵌入式锗硅的工艺顺序有两种:一种是先形成嵌入式锗硅，然后在栅极的两侧形成侧壁体；另一种是先在栅极的两侧形成侧壁体，然后形成嵌入式锗硅。为了获得更大的工艺窗口和更好的电学性能，通常采用上述工艺顺序中的后一种来形成嵌入式锗硅。
[0003]在嵌入式锗硅工艺中，通常在PMOS的源/漏区形成Σ状凹槽以用于在其中选择性外延生长嵌入式锗硅，所述Σ状凹槽可以有效缩短器件沟道的长度，满足器件尺寸按比例缩小的要求。通常采用先干法蚀刻再湿法蚀刻的工艺形成所述Σ状凹槽，在上述蚀刻工艺过程中，控制最终形成的所述Σ状凹槽的如图1中所示的尖端101的深度是非常困难的。如果所述尖端101的深度过深，将会削弱形成侧壁体102之前所实施的LDD注入对于半导体器件的电学性能的影响。
[0004]因此，需要提出一种方法，以解决上述问题。
【发明内容】
[0005]针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括:提供半导体衬底，所述半导体衬底上形成有栅极结构；在所述栅极结构两侧形成第一侧壁体；执行一热氧化过程，以在所述半导体衬底的表面形成氧化层；在所述栅极结构两侧形成覆盖所述第一侧壁体的第二侧壁体；在所述半导体衬底的源/漏区中形成碗状凹槽；执行一湿法清洗过程，以去除所述氧化层；蚀刻所述碗状凹槽，以形成Σ状凹槽。
[0006]进一步，所述第一侧壁体的材料为氮化硅。
[0007]进一步，所述氧化层的厚度为40-60埃。
[0008]进一步，所述第二侧壁体的材料为氮化硅。
[0009]进一步，形成所述第二侧壁体的工艺步骤包括:先在所述半导体衬底上形成所述氮化硅层；再采用侧壁蚀刻工艺蚀刻所述氮化硅层。
[0010]进一步，形成所述碗状凹槽的工艺步骤包括:先采用干法蚀刻工艺对所述半导体衬底进行纵向蚀刻，以在所述半导体衬底的源/漏区中形成一凹槽；再采用各向同性的干法蚀刻工艺继续蚀刻所述凹槽，使所述凹槽转变成所述碗状凹槽。
[0011]进一步，采用稀释的氢氟酸实施所述湿法清洗。
[0012]进一步，所述蚀刻为湿法蚀刻。
[0013]进一步，采用四甲基氢氧化铵溶液作为所述湿法蚀刻的腐蚀液。
[0014]进一步，在所述蚀刻之后，还包括在形成的所述Σ状凹槽中形成嵌入式锗硅层。
[0015]进一步，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层
[0016]根据本发明，可以有效地控制所述Σ状凹槽的沿衬底水平方向的最大宽度，在不影响LDD注入对于半导体器件的电学性能的改善的同时，增大形成所述Σ状凹槽时实施的干法及湿法蚀刻的工艺窗口。
【专利附图】
【附图说明】
[0017]本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
[0018]附图中:
[0019]图1为在形成Σ状锗硅层的工艺过程中所形成的Σ状凹槽的示意性剖面图；
[0020]图2Α-图2G为本发明提出的形成Σ状锗硅层的方法的各步骤的示意性剖面图；
[0021]图3为本发明提出的形成Σ状锗硅层的方法的流程图。
【具体实施方式】
[0022]在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
[0023]为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的形成Σ状锗硅层的方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的 较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[0024]应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
[0025]下面，以PMOS为例，参照图2Α-图2G和图3来描述本发明提出的形成Σ状锗硅层的方法的详细步骤。
[0026]参照图2Α-图2G，其中示出了本发明提出的形成Σ状锗硅层的方法的各步骤的示意性剖面图。
[0027]首先，提供半导体衬底200，所述半导体衬底200的构成材料可以采用未掺杂的单晶娃、掺杂有杂质的单晶娃、绝缘体上娃(SOI)等。作为示例,在本实施例中,所述半导体衬底200选用单晶硅材料构成。在所述半导体衬底200中还可以形成有隔离结构、埋层(图中未示出)等。此外，对于PMOS而言，所述半导体衬底200中还可以形成有N阱(图中未示出)，并且在形成栅极结构之前，可以对整个N阱进行一次小剂量硼注入，用于调整PMOS的阈值电压Vth。
[0028]在所述半导体衬底200上形成有栅极结构，作为一个示例，所述栅极结构可包括自下而上依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。栅极介电层可包括氧化物，如，二氧化硅(SiO2)层。栅极材料层可包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨(W)、镍(Ni)或钛(Ti);导电性金属氮化物层可包括氮化钛(TiN)层；导电性金属氧化物层可包括氧化铱(IrO2)层；金属硅化物层可包括硅化钛(TiSi)层。栅极硬掩蔽层可包括氧化物层、氮化物层、氮氧化物层和无定形碳中的一种或多种，其中，氧化物层可包括硼磷硅玻璃(BPSG)、磷硅玻璃(PSG)、正硅酸乙酯(TEOS)、未掺杂硅玻璃(USG)、旋涂玻璃(SOG)、高密度等离子体(HDP)或旋涂电介质(SOD);氮化物层可包括氮化硅(Si3N4)层；氮氧化物层可包括氮氧化硅(SiON)层。作为另一示例，所述栅极结构可以是半导体-氧化物-氮化物-氧化物-半导体(SONOS)层叠栅结构。
[0029]接下来，在所述栅极结构两侧形成第一侧壁体201。本实施例中，所述第一侧壁体201的材料为氮化硅。形成所述第一侧壁体201的工艺步骤包括:在所述半导体衬底200上形成氮化娃层；采用侧壁蚀刻(blanket etch)工艺蚀刻所述氮化娃层，以形成所述第一侧壁体201。所述第一侧壁体201可以定义如图2F中所示Σ状凹槽的尖端208在所述半导体衬底200中的位置。
[0030] 上述形成阱(well)结构、隔离结构以及栅极结构的工艺步骤已经为本领域技术人员所熟习，在此不再详细加以描述。此外，在形成所述第一侧壁体201之前，还包括LDD注入以在源/漏区形成轻掺杂漏(LDD)结构(图中未示出)及Halo注入以调节阈值电压Vt和防止源/漏耗尽层的穿通。
[0031]接着，如图2B所示，执行一热氧化过程，以在所述半导体衬底200的表面形成氧化层202。所述氧化层202的厚度为40-60埃。实施所述热氧化可以采用本领域技术人员所熟习的各种适宜的工艺，例如湿法氧化工艺或者快速热氧化工艺。
[0032]接着，如图2C所示，在所述栅极结构两侧形成覆盖所述第一侧壁体201的第二侧壁体203。所述第二侧壁体203的材料为氮化硅。形成所述第二侧壁体203的工艺步骤包括:在所述半导体衬底200上形成氮化娃层；采用侧壁蚀刻(blanket etch)工艺蚀刻所述氮化硅层，以形成所述第二侧壁体203。所述第二侧壁体203可以扩大后续实施的干法蚀刻和湿法清洗的工艺窗口。
[0033]接着，如图2D所示，在所述半导体衬底200的源/漏区中形成碗状凹槽204。形成所述碗状凹槽204的工艺步骤包括:先采用干法蚀刻工艺对所述半导体衬底200进行纵向蚀刻，以在所述半导体衬底200的源/漏区中形成一凹槽，在本实施例中，采用CF4和HBr作为主蚀刻气体，温度40-60°C，功率200-400W，偏压50-200V，蚀刻时间10_20s ;接下来，采用各向同性的干法蚀刻工艺继续蚀刻所述凹槽，使所述凹槽转变成所述碗状凹槽204，在本实施例中，采用Cl2和NF3作为主蚀刻气体，温度40-60°C，功率100-500W，偏压0-10V，蚀刻时间5-50S。
[0034]接着，如图2E所示，执行一湿法清洗过程，以去除所述氧化层202以及上述干法蚀刻所残留的蚀刻物质和杂质。在本实施例中，采用稀释的氢氟酸实施所述湿法清洗。所述湿法清洗结束之后，在所述第二侧壁体203的下方形成缺口 205，所述缺口 205可以将后续实施的湿法蚀刻的蚀刻起始位置和方向较好地控制在一个变动较小的范围内，从而可以更为有效地控制如图2F中所示Σ状凹槽的尖端208在所述半导体衬底200中的位置，相对于现有技术而言，可以进一步降低Σ状凹槽的形成对于轻掺杂注入区(LDD)的影响。
[0035]接着，如图2F所示，采用湿法蚀刻工艺蚀刻所述碗状凹槽204，以形成Σ状凹槽
206。利用所述湿法蚀刻的蚀刻剂在所述半导体衬底200的材料的不同晶向上的蚀刻速率不同的特性(100和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述碗状凹槽204以形成所述Σ状凹槽206。所述湿法蚀刻的温度为30-60°C，时间依据所述Σ状凹槽204的期望尺寸而定，一般为100-300S。在本实施例中，采用四甲基氢氧化铵(TMAH)溶液作为所述湿法蚀刻的腐蚀液。
[0036]接着， 如图2G所示，采用外延生长工艺在所述Σ状凹槽206中形成嵌入式锗硅层
207。所述外延生长工艺可以采用低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)中的一种。
[0037]至此，完成了根据本发明示例性实施例的方法实施的全部工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，所述后续工艺与传统的半导体器件加工工艺完全相同。根据本发明，可以有效地控制最终形成的所述Σ状凹槽206的如图2F中所示的尖端208的深度(即有效地控制所述Σ状凹槽206沿衬底水平方向的最大宽度)，在不影响LDD注入对于半导体器件的电学性能的改善的同时，增大形成所述Σ状凹槽时实施的干法及湿法蚀刻的工艺窗口。
[0038]参照图3，其中示出了本发明提出的形成Σ状锗硅层的方法的流程图，用于简要示出整个制造工艺的流程。
[0039]在步骤301中，提供半导体衬底，所述半导体衬底上形成有栅极结构；
[0040]在步骤302中，在所述栅极结构两侧形成第一侧壁体；
[0041]在步骤303中，执行一热氧化过程，以在所述半导体衬底的表面形成氧化层；
[0042]在步骤304中，在所述栅极结构两侧形成覆盖所述第一侧壁体的第二侧壁体；
[0043]在步骤305中，在所述半导体衬底的源/漏区中形成碗状凹槽；
[0044]在步骤306中，执行一湿法清洗过程，以去除所述氧化层；
[0045]在步骤307中，蚀刻所述碗状凹槽，以形成Σ状凹槽；
[0046]在步骤308中，在所述Σ状凹槽中形成嵌入式锗硅层。
[0047]本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
【权利要求】
1.一种半导体器件的制造方法，包括: 提供半导体衬底，所述半导体衬底上形成有栅极结构； 在所述栅极结构两侧形成第一侧壁体； 执行一热氧化过程，以在所述半导体衬底的表面形成氧化层； 在所述栅极结构两侧形成覆盖所述第一侧壁体的第二侧壁体； 在所述半导体衬底的源/漏区中形成碗状凹槽； 执行一湿法清洗过程，以去除所述氧化层； 蚀刻所述碗状凹槽，以形成Σ状凹槽。
2.根据权利要求1所述的方法，其特征在于，所述第一侧壁体的材料为氮化硅。
3.根据权利要求1所述的方法，其特征在于，所述氧化层的厚度为40-60埃。
4.根据权利要求1所述的方法，其特征在于，所述第二侧壁体的材料为氮化硅。
5.根据权利要求4所述的方法，其特征在于，形成所述第二侧壁体的工艺步骤包括:先在所述半导体衬底上形成所述氮化硅层；再采用侧壁蚀刻工艺蚀刻所述氮化硅层。
6.根据权利要求1所述的方法，其特征在于，形成所述碗状凹槽的工艺步骤包括:先采用干法蚀刻工艺对所述半导体衬底进行纵向蚀刻，以在所述半导体衬底的源/漏区中形成一凹槽；再采用各向同性的干法蚀刻工艺继续蚀刻所述凹槽，使所述凹槽转变成所述碗状凹槽。
7.根据权利要求1所述的方法，其特征在于，采用稀释的氢氟酸实施所述湿法清洗。
8.根据权利要求1所述的方法，其特征在于，所述蚀刻为湿法蚀刻。
9.根据权利要求8所述的方法，其特征在于，采用四甲基氢氧化铵溶液作为所述湿法蚀刻的腐蚀液。
10.根据权利要求1所述的方法，其特征在于，在所述蚀刻之后，还包括在形成的所述Σ状凹槽中形成嵌入式锗硅层。
11.根据权利要求1所述的方法，其特征在于，所述栅极结构包括依次层叠的栅极介电层、栅极材料层和栅极硬掩蔽层。
【文档编号】H01L21/336GK103903984SQ201210568167
【公开日】2014年7月2日 申请日期:2012年12月24日 优先权日:2012年12月24日
【发明者】隋运奇 申请人:中芯国际集成电路制造(上海)有限公司